JPS5832448A - 相補型ｍｏｓ電界効果トランジスタの製造方法 - Google Patents
相補型ｍｏｓ電界効果トランジスタの製造方法Info
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- JPS5832448A JPS5832448A JP57028445A JP2844582A JPS5832448A JP S5832448 A JPS5832448 A JP S5832448A JP 57028445 A JP57028445 A JP 57028445A JP 2844582 A JP2844582 A JP 2844582A JP S5832448 A JPS5832448 A JP S5832448A
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、相補型ＭＯ８電界効果トランジスタの製造方
法に関するものである。
法に関するものである。
相補型ＭＯ８電界効果トランジスタは、同一チップ内に
Ｐチャンネル派とＮチャンネル型のそれぞれのＭＯ８電
界効果トランジスタを組み込んだものであシ、−導電型
半導体基板に辷れとは反対導電型を有する領域を半導体
基板表面近傍に形成し、この領域内にＰ又はＮチャンネ
を型の、また−１半導体基板にＮ又はＰチャンネル型の
それぞれのＭＯ８電界効果トランジスタを形成している
。
Ｐチャンネル派とＮチャンネル型のそれぞれのＭＯ８電
界効果トランジスタを組み込んだものであシ、−導電型
半導体基板に辷れとは反対導電型を有する領域を半導体
基板表面近傍に形成し、この領域内にＰ又はＮチャンネ
を型の、また−１半導体基板にＮ又はＰチャンネル型の
それぞれのＭＯ８電界効果トランジスタを形成している
。
さらにそれぞれのＭＯ８電界効果トランジスタは、その
ソース領域及びドレイン領域とこのソース領域とドレイ
ン領域の間のチャンネル領域は、ある距離をへだててソ
ース領域がよびドレイン領域とは反対導電型の領域いわ
ゆるチャンネルストッノ〆−で囲噛れている。各ＭＯ８
電界効果トランジスタのソース・ドレイン間の耐圧は使
用電源電圧以上を必要とするが、多くの場合、各ＭＯ８
電界効果トランジスタのソース領域とドレイン領域との
耐圧は十分大きいが、ソース領域あるいはドレイン領域
とチャンネルストッパー領域との耐圧が小さく、各ＭＯ
８電界効果トランジスタの耐圧は、ソース領域あるいは
ドレイン領域とチャンネルストラパー領域間の距離で決
められている。従来の相補型ＭＯ８電界効果トランジス
タの製造方法では、ソース領域あるいはドレイン領域と
チャンネルストッパー領域間の距離を正確に制御する事
が難しく、各ＭＯ８電界効果トランジスタの耐圧は大き
なバラツキを示している。以下に従来の製造方法につい
て図面を用いて説明する。
ソース領域及びドレイン領域とこのソース領域とドレイ
ン領域の間のチャンネル領域は、ある距離をへだててソ
ース領域がよびドレイン領域とは反対導電型の領域いわ
ゆるチャンネルストッノ〆−で囲噛れている。各ＭＯ８
電界効果トランジスタのソース・ドレイン間の耐圧は使
用電源電圧以上を必要とするが、多くの場合、各ＭＯ８
電界効果トランジスタのソース領域とドレイン領域との
耐圧は十分大きいが、ソース領域あるいはドレイン領域
とチャンネルストッパー領域との耐圧が小さく、各ＭＯ
８電界効果トランジスタの耐圧は、ソース領域あるいは
ドレイン領域とチャンネルストラパー領域間の距離で決
められている。従来の相補型ＭＯ８電界効果トランジス
タの製造方法では、ソース領域あるいはドレイン領域と
チャンネルストッパー領域間の距離を正確に制御する事
が難しく、各ＭＯ８電界効果トランジスタの耐圧は大き
なバラツキを示している。以下に従来の製造方法につい
て図面を用いて説明する。
第１図（Ｊｌ）に示すように、Ｎ（又はＰ）ｆｆｉの半
導体基板１に（Ｐ又はＮ）ｌ！の限られた領域（ウェル
と称する）２を形成し、半導体基板１０表面をシリコン
酸化膜８管形成する０次に第１図ｂＫ示すようにＮ（又
はＰ）ＩＩの半導体基板１内にＰ（又はＮ）型チャンネ
ルＭＯ８電界効果トランジスタのソース領域４およびド
レイン領域５とウェル２の表面の一部に新生効果ＭＯ８
電界効果トランジスタの発生を防ぐ丸めのＰ（又はＮ）
ＩＩのチャンネルストッパー領域６をＰ（又はＮ）ＩＩ
の導電型を与える不純物を拡散して形成する・第１図（
Ｃ）にウェル２内にＮ（又はＰ）！ＩＩＩチャンネルＭ
Ｏ８電界効果トランジスタのソース領域７およびドレイ
ン領域８と半導体基板１の一部にＮ（又はＰ）型のチャ
ンネルストッパー領域９を形成する。＃Ｉ１図（ｄ）に
示すようにゲート絶ｍｎｉ ｏ 、ゲート電極１１．１
１’、ソース電極１２．１２’、ドレイン電極１３．１
３’を形成し・Ｐチャンネル型とＮチャンネル型のそれ
ぞれのＭＯ８電界効果トランジスタを形成する。相補ｆ
ｉＭＯ８電界効果トランジスタにおいては、各ＭＯ８電
界効果トランジスタの耐圧は、ソース４．７とドレイン
５，８と間の耐圧は十分大きいかソース４．７およびト
ルイン５．８とチャンネルストッパー６．９とのそれぞ
れの耐圧が小さい場合が多く、このソース又はドレイン
とチャンネルストッパーとの耐圧で決められる場合が多
い、ところが１従来の製造方法においてはＰ（又はＮ）
飄の導電型を与える不純物を拡散法やイオン注入法で形
成する場合に、不純物が拡散又は注入されてはならない
部分には、保護マスクとしてシリコン酸化膜や感光性樹
脂薄膜を形成する。さらＫＰ型不純物を拡散又は注入す
る場合とＮ型不純物を拡散又は注入する場合とては第１
図（ｂ） 、 （ｅ）に示すように別個にソース領域、
ドレイン領域およびチャンネルストッパーｓ域ｏ拡散さ
れるべき窓を明ける。そのためにソース領域又はドレイ
ン領域とチャンネルストッパー領域間の距離を常に一定
の距離を保つ事が非常Ｋｌ！しく、ソース領域又はドレ
イン領域とチャンネル領域間のＰＮ接合の耐圧は大きな
バラツキを示し、使用電源電圧以下になる場合が多い。
導体基板１に（Ｐ又はＮ）ｌ！の限られた領域（ウェル
と称する）２を形成し、半導体基板１０表面をシリコン
酸化膜８管形成する０次に第１図ｂＫ示すようにＮ（又
はＰ）ＩＩの半導体基板１内にＰ（又はＮ）型チャンネ
ルＭＯ８電界効果トランジスタのソース領域４およびド
レイン領域５とウェル２の表面の一部に新生効果ＭＯ８
電界効果トランジスタの発生を防ぐ丸めのＰ（又はＮ）
ＩＩのチャンネルストッパー領域６をＰ（又はＮ）ＩＩ
の導電型を与える不純物を拡散して形成する・第１図（
Ｃ）にウェル２内にＮ（又はＰ）！ＩＩＩチャンネルＭ
Ｏ８電界効果トランジスタのソース領域７およびドレイ
ン領域８と半導体基板１の一部にＮ（又はＰ）型のチャ
ンネルストッパー領域９を形成する。＃Ｉ１図（ｄ）に
示すようにゲート絶ｍｎｉ ｏ 、ゲート電極１１．１
１’、ソース電極１２．１２’、ドレイン電極１３．１
３’を形成し・Ｐチャンネル型とＮチャンネル型のそれ
ぞれのＭＯ８電界効果トランジスタを形成する。相補ｆ
ｉＭＯ８電界効果トランジスタにおいては、各ＭＯ８電
界効果トランジスタの耐圧は、ソース４．７とドレイン
５，８と間の耐圧は十分大きいかソース４．７およびト
ルイン５．８とチャンネルストッパー６．９とのそれぞ
れの耐圧が小さい場合が多く、このソース又はドレイン
とチャンネルストッパーとの耐圧で決められる場合が多
い、ところが１従来の製造方法においてはＰ（又はＮ）
飄の導電型を与える不純物を拡散法やイオン注入法で形
成する場合に、不純物が拡散又は注入されてはならない
部分には、保護マスクとしてシリコン酸化膜や感光性樹
脂薄膜を形成する。さらＫＰ型不純物を拡散又は注入す
る場合とＮ型不純物を拡散又は注入する場合とては第１
図（ｂ） 、 （ｅ）に示すように別個にソース領域、
ドレイン領域およびチャンネルストッパーｓ域ｏ拡散さ
れるべき窓を明ける。そのためにソース領域又はドレイ
ン領域とチャンネルストッパー領域間の距離を常に一定
の距離を保つ事が非常Ｋｌ！しく、ソース領域又はドレ
イン領域とチャンネル領域間のＰＮ接合の耐圧は大きな
バラツキを示し、使用電源電圧以下になる場合が多い。
本発明は、上記の欠点を除き、ＭＯ８電界効果トランジ
スタの耐圧を改善するためになされた亀のであシ、その
特徴とするところ紘、ＰＪ不純物とＮ！１！不純物が拡
散又はイオン注入されるべき領域の窓を同時に明け、そ
の後Ｐ型不純物を拡散又は注入する時にはＮｉｌ不純物
が拡散又は注入されぬように保護マスクで被い、Ｎ型不
純物を拡散又は注入する時にはＰ型不純物が拡散又は注
入されぬように保護マスクで被う製造方法であシ、ソー
ス領域、ドレイン領域およびチャンネル領域の位置が同
時に形成されるために、ソース領域又はドレイン領域と
チャンネルストッパー領域との間隔が常に一定に保たれ
る丸めに、ソース領域又はドレイン領域とチャンネルス
トッパー領域間の耐圧は所望の値でバラツキの少ない相
補型ＭＯ８電界効果トランジスタが得られる。
スタの耐圧を改善するためになされた亀のであシ、その
特徴とするところ紘、ＰＪ不純物とＮ！１！不純物が拡
散又はイオン注入されるべき領域の窓を同時に明け、そ
の後Ｐ型不純物を拡散又は注入する時にはＮｉｌ不純物
が拡散又は注入されぬように保護マスクで被い、Ｎ型不
純物を拡散又は注入する時にはＰ型不純物が拡散又は注
入されぬように保護マスクで被う製造方法であシ、ソー
ス領域、ドレイン領域およびチャンネル領域の位置が同
時に形成されるために、ソース領域又はドレイン領域と
チャンネルストッパー領域との間隔が常に一定に保たれ
る丸めに、ソース領域又はドレイン領域とチャンネルス
トッパー領域間の耐圧は所望の値でバラツキの少ない相
補型ＭＯ８電界効果トランジスタが得られる。
以下、本発明を図面に従って詳細に説明する。
第２図（ａ）Ｋ示すようにＮ（又はＰ）型半導体基板１
にＰ（又はＮ）型の限られた領域すなわちウェル２を形
成し、半導体基板１表面にシリコン酸化膜を形成する。
にＰ（又はＮ）型の限られた領域すなわちウェル２を形
成し、半導体基板１表面にシリコン酸化膜を形成する。
次に第２図（ｂ）に示すようにＮ型導電型を与える不純
物及びＰ型導電型を示す不純物を半導体基板１及びウェ
ル２の一部に注入するための窓を同時にあける。次に第
２図（Ｃ）に示すようにＮ（又はＰ）型導電型を与える
不純物を注入する領域のみを感光性樹脂膜１４で被う、
感光性樹脂膜１４は窓を取シ囲んでいるシリコン酸化膜
曾の表面の少なくとも一部を被い、他の１部は６出して
良い。感光性樹脂膜やシリコン酸化膜かイオン注入に対
して保護マスクとして使用し得る事はすでに公知な事実
である・一定の加速電圧で加速されたイオンに対しては
、追歯な厚さのシリコン酸化展や感光性樹脂膜がイオン
を通過させないイ＊４ｇＬとして効果がある事は公知な
事実である。
物及びＰ型導電型を示す不純物を半導体基板１及びウェ
ル２の一部に注入するための窓を同時にあける。次に第
２図（Ｃ）に示すようにＮ（又はＰ）型導電型を与える
不純物を注入する領域のみを感光性樹脂膜１４で被う、
感光性樹脂膜１４は窓を取シ囲んでいるシリコン酸化膜
曾の表面の少なくとも一部を被い、他の１部は６出して
良い。感光性樹脂膜やシリコン酸化膜かイオン注入に対
して保護マスクとして使用し得る事はすでに公知な事実
である・一定の加速電圧で加速されたイオンに対しては
、追歯な厚さのシリコン酸化展や感光性樹脂膜がイオン
を通過させないイ＊４ｇＬとして効果がある事は公知な
事実である。
次ＶＣ第２図（ｄ）に示すようにイオン注入法によｆｉ
Ｐ型導電型を与える不純物を注入し、高温にて熱処理す
る事により、限られたＰ型のソース領域４、ドレイン領
域５、チャンネルストッパー領域６が形成される。次に
第２図（ｅ）Ｋ示すようにＮ型不純物を注入するための
窓以外を感光性樹脂膜１４で被う。次に第２図（ｆ）に
示すようにイオン注入法によｆｉＮ型の導電型を与える
不純物を注入し、高温にて熱処理する事によル限られた
Ｎ型のソース領域７、ドレイン領域８、チャンネルスト
ッパー領域９が形成される。その後、表面全体をシリコ
ン酸化膜で被い、ゲート絶縁膜を熱酸化法で形成し、電
極を形成する事によす相補［ＭＯ８電界効果トランジス
タを第２図（−に示すように形成する。このような本発
明の製造方法によって得られる相補型ＭＯ８電界効果ト
ランジスタのそれぞれのＭＯ８電界効果トランジスタの
耐圧は、新値の値でバラツキの少ないものが得られる拳 次に本発明の実施例について説明する。
Ｐ型導電型を与える不純物を注入し、高温にて熱処理す
る事により、限られたＰ型のソース領域４、ドレイン領
域５、チャンネルストッパー領域６が形成される。次に
第２図（ｅ）Ｋ示すようにＮ型不純物を注入するための
窓以外を感光性樹脂膜１４で被う。次に第２図（ｆ）に
示すようにイオン注入法によｆｉＮ型の導電型を与える
不純物を注入し、高温にて熱処理する事によル限られた
Ｎ型のソース領域７、ドレイン領域８、チャンネルスト
ッパー領域９が形成される。その後、表面全体をシリコ
ン酸化膜で被い、ゲート絶縁膜を熱酸化法で形成し、電
極を形成する事によす相補［ＭＯ８電界効果トランジス
タを第２図（−に示すように形成する。このような本発
明の製造方法によって得られる相補型ＭＯ８電界効果ト
ランジスタのそれぞれのＭＯ８電界効果トランジスタの
耐圧は、新値の値でバラツキの少ないものが得られる拳 次に本発明の実施例について説明する。
第２図（ａ）において、半導体基板としてＮ型で不純物
１度が１０１４〜１０”ＣＲ−３の半導体基板１の一部
にＰｉ！！！で不純物１度が１０１１ｓ〜１０１７ｃＷ
Ｌ−３の限られた領域すなわちウェル２を半導体基板１
の表面近傍に形成し、シリコン酸化膜を０．５〜１．５
〃形成する。次に第２図（ｂ）において感光性樹脂膜を
用いてＰ型及びＮｐのそれぞれの導電型を示す不純物を
注入すべき部分のシリコン酸化膜を取シ除いて窓をあ忙
る。次に第２図（ｅ）において感光性樹脂膜をＰ型の導
電型を与える不純物が注入されるべき領域の窓以外の半
導体基板１やＰウェル２およびシリコン酸化膜８０表面
を１〜８μの厚さで被う。
１度が１０１４〜１０”ＣＲ−３の半導体基板１の一部
にＰｉ！！！で不純物１度が１０１１ｓ〜１０１７ｃＷ
Ｌ−３の限られた領域すなわちウェル２を半導体基板１
の表面近傍に形成し、シリコン酸化膜を０．５〜１．５
〃形成する。次に第２図（ｂ）において感光性樹脂膜を
用いてＰ型及びＮｐのそれぞれの導電型を示す不純物を
注入すべき部分のシリコン酸化膜を取シ除いて窓をあ忙
る。次に第２図（ｅ）において感光性樹脂膜をＰ型の導
電型を与える不純物が注入されるべき領域の窓以外の半
導体基板１やＰウェル２およびシリコン酸化膜８０表面
を１〜８μの厚さで被う。
次に第２図（ｄ）においてＰ型の導電型を与える不純物
としてボロンをイオン注入法によシ２０〜１００Ｋｖで
加速してｌＸ１０１４〜ｌＸｌ０（Ｉｌｌ−”の量を注
入する。
としてボロンをイオン注入法によシ２０〜１００Ｋｖで
加速してｌＸ１０１４〜ｌＸｌ０（Ｉｌｌ−”の量を注
入する。
その後、９００°Ｃ〜１１００℃や高温にて１０〜８０
分間熱処理してボロンを活性化し、Ｐ型領域を形成する
。次に第２図０において感光性樹脂膜をＮＷの導電型を
与える不純物が注入されるべき領域の窓以外の半導体基
板１やＰウェル２およびシリコン酸化膜８の表面を１〜
８μの厚さで被う。次に第２図（ｆ）においてＮｌｌの
導電型を与える不純物として、リンをイオン注入法によ
シ４０〜１５０にＶで加速してＩ Ｘ １０”〜Ｉ Ｘ
１０”Ｃａ１−”の量を注入すル・ソの彼７００〜ｔ
ｏｏｏ℃の高温にて１０〜８０分間熱処理してリンを活
性化し、Ｎ［領域を形成する。
分間熱処理してボロンを活性化し、Ｐ型領域を形成する
。次に第２図０において感光性樹脂膜をＮＷの導電型を
与える不純物が注入されるべき領域の窓以外の半導体基
板１やＰウェル２およびシリコン酸化膜８の表面を１〜
８μの厚さで被う。次に第２図（ｆ）においてＮｌｌの
導電型を与える不純物として、リンをイオン注入法によ
シ４０〜１５０にＶで加速してＩ Ｘ １０”〜Ｉ Ｘ
１０”Ｃａ１−”の量を注入すル・ソの彼７００〜ｔ
ｏｏｏ℃の高温にて１０〜８０分間熱処理してリンを活
性化し、Ｎ［領域を形成する。
その稜９００〜１１００℃の高温にて熱酸化法あるいは
化学反応による気相成長法にてシリコン酸化膜２を１〜
２５μの厚さで基板表面全体を被い、各ソース領域とド
レイン領域との間のチャンネル領域の半導体基板の表面
にゲート絶縁膜を形成し、その後人！勢の金属等で電極
を形成して、第２図（ｇ）のような相補型ＭＯ８電界効
果トランジスタを得る０以上のような製造方法において
、不純物をイオン注入法で注入する場合に、半導体基板
表面の限られた窓は半導体基板が外出していても良い。
化学反応による気相成長法にてシリコン酸化膜２を１〜
２５μの厚さで基板表面全体を被い、各ソース領域とド
レイン領域との間のチャンネル領域の半導体基板の表面
にゲート絶縁膜を形成し、その後人！勢の金属等で電極
を形成して、第２図（ｇ）のような相補型ＭＯ８電界効
果トランジスタを得る０以上のような製造方法において
、不純物をイオン注入法で注入する場合に、半導体基板
表面の限られた窓は半導体基板が外出していても良い。
例えば２００〜ｘｏｏｏＸのシリコン酸化膜で被ってか
ら不純物を注入する事４可能である。
ら不純物を注入する事４可能である。
次に他の実施例について説明する。
第１の実施例の場合にはイオン注入法を用いて行なり九
が、他の実施例としてドープトオキサイド膜を用いる例
がある。第２図（ａ）〜（ｂ）は同じ工程である。次に
第３図（ａ）に示すようにボロンを含んだシリコン酸化
ｊ［１Ｂを１５００〜５０００Ａの厚さで基板表面全体
に気相成長法により形成し、少なくと龜ボｐンが拡散さ
れるべき領域の窓にのみ残す。次に第３図（ｂ）に示す
ようＫ Ｉ）ンを含んだシリコン酸化膜１６を１５００
〜５０００Ａの厚さで基板表（２）全体に気相成長法に
よシ形成し、少なくともリンが拡散されるべき領域の窓
にのみ残す。
が、他の実施例としてドープトオキサイド膜を用いる例
がある。第２図（ａ）〜（ｂ）は同じ工程である。次に
第３図（ａ）に示すようにボロンを含んだシリコン酸化
ｊ［１Ｂを１５００〜５０００Ａの厚さで基板表面全体
に気相成長法により形成し、少なくと龜ボｐンが拡散さ
れるべき領域の窓にのみ残す。次に第３図（ｂ）に示す
ようＫ Ｉ）ンを含んだシリコン酸化膜１６を１５００
〜５０００Ａの厚さで基板表（２）全体に気相成長法に
よシ形成し、少なくともリンが拡散されるべき領域の窓
にのみ残す。
次に第３図（Ｃ）に示すように１０００〜１２００ＩＣ
の高温にて熱処理し、Ｐ型及びＮｗ不純物を半導体基板
内にドープトオキサイド禮よシ拡散させる。
の高温にて熱処理し、Ｐ型及びＮｗ不純物を半導体基板
内にドープトオキサイド禮よシ拡散させる。
その後、ゲート絶縁膜を形成する王権、電極を形成する
工１を経て、第２図（ｇ）に示すように相補型ＭＯ８電
界効果トランジスタを形成する。
工１を経て、第２図（ｇ）に示すように相補型ＭＯ８電
界効果トランジスタを形成する。
第３の実施例を次に説明する。
＃！２図（ａ）〜（ｂ）は、前実施例と同様であシ、菖
２図（ｂ）において半導体基板全面にリンをイオン注入
法で５０〜１００ＫｅＶＫ加速して１０１４〜１０１１
１ｃＩＬ″″２だけ注入すると、第４図（ａ）のように
Ｎ型半導体領域１７が形成される。次に第４図（ｂ）に
示すように第２図（）と同様ＫＰ型半導体領域となるべ
き領域の半導体基板１上の窓以外を感光性樹脂膜１４で
１〜８μの厚さで被う。次に第４図（Ｃ）に示すように
ボロンをイオン注入法で２０〜ｇＱＫｅＶで加速して１
ｏ１Ｓ〜１０”ＣＩＬ−”だけイオン注入し、前記イオ
ン注入で形成され九Ｎ型半導体領域１７をＰＭ半導体領
域１８に変えてソース領域４．ドレイン領域５、チャン
ネルストッパー領域６を形成する。その後注入した不純
物の活性化のための高温熱処理を９００〜１１００℃に
て１０〜３０分間行なう工程、ゲート絶縁膜を形成する
工程、電極形成する工程を経て第２図（ｇ）Ｋ示すよう
な相補ｆｉＭＯ８電界効果トランジスタを得る。この第
３の実施例は第１の実施例よシ感光性樹脂膜′を□形成
する工程が少なく、製造工程の短縮に効果がある・ 上記実施例の他に１例えば−導電型を与える不純物をシ
リコン酸化膜中に含ませて所要の部分に形成する工程、
他の導電型を与える不純物をイオン注入法で形成する工
程、注入した不純物を活性化する丸めの高温熱処理を９
００〜１１００’（：！で３０〜６０分間行ない、前記
不純物を含んだシリコン酸化膜よシ半導体基板内に拡散
させ、各ソース領域、ドレイン領域及びチャンネル領域
を形成する工程を有する相補型ＭＯ８電界効果トランジ
スタの製造方法もある。
２図（ｂ）において半導体基板全面にリンをイオン注入
法で５０〜１００ＫｅＶＫ加速して１０１４〜１０１１
１ｃＩＬ″″２だけ注入すると、第４図（ａ）のように
Ｎ型半導体領域１７が形成される。次に第４図（ｂ）に
示すように第２図（）と同様ＫＰ型半導体領域となるべ
き領域の半導体基板１上の窓以外を感光性樹脂膜１４で
１〜８μの厚さで被う。次に第４図（Ｃ）に示すように
ボロンをイオン注入法で２０〜ｇＱＫｅＶで加速して１
ｏ１Ｓ〜１０”ＣＩＬ−”だけイオン注入し、前記イオ
ン注入で形成され九Ｎ型半導体領域１７をＰＭ半導体領
域１８に変えてソース領域４．ドレイン領域５、チャン
ネルストッパー領域６を形成する。その後注入した不純
物の活性化のための高温熱処理を９００〜１１００℃に
て１０〜３０分間行なう工程、ゲート絶縁膜を形成する
工程、電極形成する工程を経て第２図（ｇ）Ｋ示すよう
な相補ｆｉＭＯ８電界効果トランジスタを得る。この第
３の実施例は第１の実施例よシ感光性樹脂膜′を□形成
する工程が少なく、製造工程の短縮に効果がある・ 上記実施例の他に１例えば−導電型を与える不純物をシ
リコン酸化膜中に含ませて所要の部分に形成する工程、
他の導電型を与える不純物をイオン注入法で形成する工
程、注入した不純物を活性化する丸めの高温熱処理を９
００〜１１００’（：！で３０〜６０分間行ない、前記
不純物を含んだシリコン酸化膜よシ半導体基板内に拡散
させ、各ソース領域、ドレイン領域及びチャンネル領域
を形成する工程を有する相補型ＭＯ８電界効果トランジ
スタの製造方法もある。
以上のような本発明による製造方法によって得られる相
補型ＭＯ８電界効果トランジスタは、耐圧が所望の値で
バラツキの少ない特徴の本のが得られ、また工程の短縮
も可能であり、歩留の良いものが得られる。さらに本発
明は、単体素子ばかシでなく集積回路の１１！素として
用いられる事は言うに及ばない。
補型ＭＯ８電界効果トランジスタは、耐圧が所望の値で
バラツキの少ない特徴の本のが得られ、また工程の短縮
も可能であり、歩留の良いものが得られる。さらに本発
明は、単体素子ばかシでなく集積回路の１１！素として
用いられる事は言うに及ばない。
図面の簡単な説明 □
第１図（ａ） ｓ （ｂ） 、（ｃ）及び（ｄ）は、従
来の製造方法による製造工程での断面図であシ、第２図
（ａ） 、 （ｂ） 。
来の製造方法による製造工程での断面図であシ、第２図
（ａ） 、 （ｂ） 。
（ｃ） ｔ （ｄ） 、 （ｅ） 、 （ｆ）及び（ｇ
）は、本発明による製造工程での断面図であり、第３図
（ａ） ｌ （ｂ）及び（Ｃ）、１１４図（ａ） 、
（ｂ）及び（Ｃ）は実施例の製造工程での断面図であシ
、１・・・・・・−導電型半導体基板、２・・・・・・
該基板とは逆導１［の限られた領域、３・・・・・・シ
リコン酸化膜、４．７・・・・・・ソース領域、５．８
・・・・・・ドレイン領域、６，９・・・・・・チャン
ネルストッパー領域、ｌＯ・・・・・・ゲート絶縁膜、
１１．１１’・・・・・・ゲート電極、１２ 、１２’
・・・・・・ソース電極、１３．１３’・・・・・ドレ
イン電極、１４・・・・・・感光性樹脂膜、１５．１６
・・・・・・不純物を含んだシリコン酸化膜、１７・・
・・・Ｎ型領域、１８・・・・・・Ｐ型領域である。
）は、本発明による製造工程での断面図であり、第３図
（ａ） ｌ （ｂ）及び（Ｃ）、１１４図（ａ） 、
（ｂ）及び（Ｃ）は実施例の製造工程での断面図であシ
、１・・・・・・−導電型半導体基板、２・・・・・・
該基板とは逆導１［の限られた領域、３・・・・・・シ
リコン酸化膜、４．７・・・・・・ソース領域、５．８
・・・・・・ドレイン領域、６，９・・・・・・チャン
ネルストッパー領域、ｌＯ・・・・・・ゲート絶縁膜、
１１．１１’・・・・・・ゲート電極、１２ 、１２’
・・・・・・ソース電極、１３．１３’・・・・・ドレ
イン電極、１４・・・・・・感光性樹脂膜、１５．１６
・・・・・・不純物を含んだシリコン酸化膜、１７・・
・・・Ｎ型領域、１８・・・・・・Ｐ型領域である。
７′
図面の浄書（８容ξこ変更なし）
ス ／図
ｚ Ｚ 図
第 ２図
Ｚ ４ 図
６、補正の対象
（１）明細書全文
（２）図面
（３）代理権を証明する書面
７、 補正の内容
（１）明細書全文および図面の浄書（内容に変更なし）
（２）印鑑証明書によシ昭和５０年特許願第２３１８２
号の出願人と特許法第４４条第１項の規定によシ出願し
た本件の出願人が相違ない仁とを証明致します。
号の出願人と特許法第４４条第１項の規定によシ出願し
た本件の出願人が相違ない仁とを証明致します。
＆ 添付書類
（１）明細書全文（浄書）
（２）図 面 （浄書）
（３）印鑑証明書
□
−２２２＝
Claims (1)
- 半導体基体にＰチャンネルトランジスタのチャンネルス
トッパー領域とＮチャンネルトランジスタのソースおよ
びドレイン領域とに１導電型の不純物を同時に導入する
第１の工程と、Ｎチャンネルトランジスタのチャンネル
ストッパー１［、！：Ｐチャンネルトランジスタのソー
スおよびドレイン領域とに他の導電−の不純物を同時に
導入する第２の工程とを含むことを特徴とする相補１１
ＭＯ８電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57028445A JPS5832448A (ja) | 1982-02-24 | 1982-02-24 | 相補型ｍｏｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57028445A JPS5832448A (ja) | 1982-02-24 | 1982-02-24 | 相補型ｍｏｓ電界効果トランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50023182A Division JPS5197388A (en) | 1975-02-24 | 1975-02-24 | Sohogata mos denkaikokatoranjisutanoseizohoho |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5832448A true JPS5832448A (ja) | 1983-02-25 |
| JPS6359547B2 JPS6359547B2 (ja) | 1988-11-21 |
Family
ID=12248868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57028445A Granted JPS5832448A (ja) | 1982-02-24 | 1982-02-24 | 相補型ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832448A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100463A (ja) * | 1984-10-01 | 1985-06-04 | Nec Corp | 半導体集積回路の製造方法 |
| JPS61150363A (ja) * | 1984-12-25 | 1986-07-09 | Sony Corp | 半導体装置の製造方法 |
| JPS61156763A (ja) * | 1984-12-27 | 1986-07-16 | Sony Corp | 半導体装置の製造方法 |
-
1982
- 1982-02-24 JP JP57028445A patent/JPS5832448A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100463A (ja) * | 1984-10-01 | 1985-06-04 | Nec Corp | 半導体集積回路の製造方法 |
| JPS61150363A (ja) * | 1984-12-25 | 1986-07-09 | Sony Corp | 半導体装置の製造方法 |
| JPS61156763A (ja) * | 1984-12-27 | 1986-07-16 | Sony Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6359547B2 (ja) | 1988-11-21 |
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