JPS61206255A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPS61206255A
JPS61206255A JP60047240A JP4724085A JPS61206255A JP S61206255 A JPS61206255 A JP S61206255A JP 60047240 A JP60047240 A JP 60047240A JP 4724085 A JP4724085 A JP 4724085A JP S61206255 A JPS61206255 A JP S61206255A
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sense amplifier
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aluminum wiring
aluminum
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、大規模集積回路化された半導体メモリ装置に
関し、特にダイナミック・ランダム・アクセス・メモリ
　（以下ダイナミックＲＡＭと称する）に関するもので
ある。
〔従来の技術〕
まず一般的なダイナミックＲＡＭの配置について、第２
図を参照しながら説明する。図において、ＭＣＡはメモ
リセルアレイ、ＷＬはワード線、ＢＬはビット線、ＳＡ
Ａはセンスアンプ列であり、ワード線ＷＬ及びビット線
ＢＬはメモリ容量に応じてメモリセルアレイＭＣＡ内に
複数本設けられるが、ここでは各々１本のみ図示してい
る。
第２図のａ、ｂ、ｃ、ｄで囲まれるセンスアンプ列ＳＡ
Ａの端の部分のセンスアンプについて従来のものの配置
図を第３図に示す。図において、５ＢＬ１．５ＢＬＩ、
・・・、５ＢＬ３は各々ビット線と接続された、センス
アンプ内のアルミ配線、１は図示しないメモリセルのセ
ルプレートを短絡するアルミ配線、Ｇｌ、・・・、Ｇ６
はセンスアンプを構成する絶縁ゲート電界効果トランジ
スタ（以下ＦＥＴと称す）のゲート、２はセンスアンプ
活性化信号に接続されたアルミ配線であり、アルミ配線
５ＢＬＩ、５ＢＬＩ、・・・、５ＢＬ３がセンスアンプ
を構成するＦＥＴのドレインに、アルミ配線２がそのソ
ースに接続されている。なお図中の破線は上記ＦＥＴの
ソース、ドレインを形成するための活性化領域を示して
いる。
従来のダイナミックＲＡＭでは第３図に示すように、あ
る繰り返し周期をもって隣り合うセンスアンプ内のアル
ミ配線同士の間隔ｄｌ、ｄ２及びｄ３は各センスアンプ
同士で等しくなるように配置されているが、センスアン
プ列ＳＡＡの最も外側のセンスアンプのアルミ配線ＳＢ
Ｌ　１と、さらにその外側に配置されたアルミ配線１と
の間隔ｄｌａ、ｄ２ａ及びｄ３ａはセンスアンプ内のア
ルミ配線同士の間隔ｄｉ、ｄ２及びｄ３とは異なるよう
に配置されていた。第３図ではｄｌａ、ｄ２ａ及びｄ３
ａがｄｌ、ｄ２及びｄ３よりも各々小さい場合を示して
いる。
次に第３図に示される部分とその近傍の接続を第４図に
示亥。図において、ＢＬ、１及びＢＬＩは各々アルミ配
線５ＢＬＩ及び５ＢＬＩと接続されるビット線、ＱＳＩ
及びＱＳ２はセンスアンプを構成するＦＥＴ５Ｓはセン
スアンプ活性化信号である。なお図中のＦＥＴはＮチャ
ンネルエンハンスメント型とする。またＷＬＩ及びＷＬ
２はワード線であり、ＤＷＬ　１及びＤＷＬ２はダミー
ワード線である。ＱＣＩ、ＣＣ２及びＣＣＩ、ＣＣ２は
メモリセルを構成するＦＥＴ及びコンデンサであり、Ｃ
ＤＩ、ＣＤ２及びＣＤ１．ＣＤ２はダミーセルを構成す
るＦＥＴ及びコンデンサである。
また、ＱＲＩ及びＱＲ２はダミーセル放電用ＦＥＴであ
り、各々のゲートにはダミーセルリセット信号Ｒ３Ｔが
接続されている。なお、アルミ配線ＳＢＬ　１及びＳＢ
Ｌ　１には接地電位に対する浮遊容量Ｃ５ＩＯ及びＣ３
２０とアルミ配線ＳＢＬ　１゜５ＢＬ１相互間の線間容
量Ｃ３１２とが電気的に接続され、さらにアルミ配線５
ＢＬＩには外側のアルミ配線ｌに対する線間容量Ｃ８１
１が接続され、アルミ配線５ＢＬＩには隣りのアルミ配
線ｇＢＬ２に対する線間容量Ｃ３２３が接続される。
ここでセンスアンプ内の各アルミ配線に対しては浮遊容
量と線間容量との和がほぼ等しくなるように配置されて
いるが、第３図に示すように、センスアンプ列ＳＡＡの
最も外側のアルミ配線５ＢＬ１に対しては更にその外側
のアルミ配線１との間隔が他のアルミ配線と異なり小さ
いために、アルミ配線ＳＢＬ　１に付随する容量は他の
アルミ配線に付随する容量よりも大きくなっている。
従って本件出願人が既に開発したもののように、アルミ
配線１から延長されてビット線ＢＬＩの外側に配置され
るアルミ配線とビット線ＢＬＩとの間隔をビット線ＢＬ
Ｉとビット線ＢＬ２との間隔と等しくして、ビット線に
付随する容量のアンバランスを解消しようとしたものに
おいても、前述のようにアルミ配線５ＢＬＩと５ＢＬＩ
とに付随する容量が異なるために、結局ビット１ＢＬ１
に接続される容量とｆｆ７ｉに接続される容量とは異な
ってしまい、第３図の例ではビット線ＢＬＩに付随する
容量（以下ＣＢＬＩと記す）はビット線ＢＬゴに付随す
る容量（以下ＣＢＬゴと記す）よりも大きくなってしま
う。
次にビット線及びビット線に接続されたアルミ配線とそ
、の外側のアルミ配線とが上記のように配置されたダイ
ナミックＲＡＭの動作を第４図の、ｌモリセルのコンデ
ンサＣＣ１の記憶内容を読出す場合について第４図及び
ビット線とビット線に接続されたアルミ配線の動作波形
図である第５図を参照しながら説明する。
ここではまず、コンデンサＣＣＩの記憶内容が“１″で
あるとする。！＆初にダミーセルリセット信号Ｒ３Ｔが
Ｈ”になり、ＦＥＴＱＲＩ及びＱＲ２がオンしてコンデ
ンサＣＤＩ及びＣＤ２が放電される。また、ビット線Ｂ
ＬＩ及びＢＬＩは図示しないプリチャージ手段により″
Ｈ″レベルにプリチャージされる０次にダミーセルリセ
ット信号Ｒ３Ｔが“Ｌ”になった後、時刻ｔＱにおいて
ワード線ＷＬＩ及びダミーワード線ＤＭＬ２が“Ｈ”に
なりＦＥＴＱＣｌ及びＣＤ２がオンしてビット線ＢＬＩ
及びアルミ配線５ＢＬＩとコンデンサＣＣ１，ビット線
ＢＬＩ及びアルミ配線５ＢＬｌとコンデンサＣＤ２とが
接続される。この動作によりアルミ配線５ＢＬ１に接続
された浮遊容量Ｃ３１０，線間容量Ｃ３ｌＩ及びＣ３１
２に蓄えられた電荷とコンデンサＣＣＩに蓄えられた電
荷とが平均化され、同時にアルミ配線ＳＢＬ　１に接続
された浮遊容量Ｃ３２０，線間容量Ｃ３２３及びＣ５１
２に蓄えられた電荷とコンデンサＣＤ２に蓄えられた電
荷とが平均化される。なおこのとき、アルミ配線５ＢＬ
Ｉ及びＳＢＬ　１部分を除くビット線ＢＬＩ及び丁Ｔ］
に付随する容量はほぼ等しくなるように配置されている
ためにこれらの容量についてはここでは特に考慮してい
ない。
一般にメモリセルのコンデンサＣＣＩの容量はダミーセ
ルのコンデンサＣＤ２よりも大きく作られており、かつ
メモリセルのコンデンサＣＣＩの記憶内容が“１″、ダ
ミーセルのコンデンサＣＤ２は放電されて“Ｏ”と同様
の状態であるので、ビット線ＢＬＩの電位はビット線［
ゴの電位よりも高くなる。このとき、上記のようにビッ
ト線ＢＬＩに接続された全容ＮｃＢＬＩはビット線■「
ゴに接続された全容量ＣＴＴゴよりも大きいため、“Ｈ
”レベルにプリチャージされたビット線ＢＬＩの電位は
変動を受けにくい。
次に時刻ｔ１においてセンスアンプ駆動信号Ｓが“Ｌ”
になりセンスアンプが活性化されると、このとき上記の
ように、ビット線ＢＬＩ、即ちＦＥＴＱＳ２のゲート電
位はビット線丁てゴ、即ちＦＥＴＱＳＩのゲート電位よ
りも高いため、ＦＥＴＱＳ　２はオン、ＦＥＴＱＳＩは
オフして第Ｓ図（ａｌに示すようにビット線ＢＬＩの電
位はさらに低くなり、その結果、ビット線ＢＬＩにメモ
リセルのコンデンサＣＣ１の記憶内容“ｌ”が正しく読
み出される。
次にメモリセルのコンデンサＣＣＩの記憶内容が“Ｏ”
である場合の読み出し動作について説明する。この場合
のダミーセルのコンデンサの放電。
ビット線のプリチャージ、ワード線及びダミーワード線
が“Ｈ”になる動作は上記の場合と同様に行なわれる。
今、ビット線ＢＬＩ及びアルミ配線５ＢＬＩとコンデン
サＣＣＩとが接続され、ビット線ｍ及びアルミ配線５Ｂ
ＬＩとコンデンサＣＤ２とが接続されると、コンデンサ
ＣＣＩの記憶内容は“０”であり、また、コンデンサＣ
Ｄ２も放電されて“０”と同様の状態であるので、ビッ
ト線ＢＬ１及びビット線１丁］の電位は共に低くなる。
このとき、コンデンサＣＣＩの容量はコンデンサＣＤ２
の容量に比べ大きく作られているが、上記のようにビッ
ト線Ｔ’ｔ７ｉに付随する容量ｃｍとビット線ＢＬＩに
付随する容量ＣＢＬＩとの間にＣＢＬＩ＞ＣＢＬＩなる
関係があり、この差が大きい場合には第５回申）に示す
ようにビット線ＢＬ１の電位がビット線丁Ｔゴの電位よ
りも高（なってしまう、従ってＦＥＴＱＳ　２がオン、
ＦＥＴＱＳｌがオフしてしまうために、ビット線ＢＬＩ
の電位は第５回申）の破線のようにはならず、逆にビッ
ト線丁τゴの電位が更に低くなり、その結果、ビット線
ＢＬ１には“１”が読み出されてしまい、読み出しエラ
ーがおこる。
〔発明が解決しようとする問題点〕
従来の半導体メモリ装置は以上のように構成されており
、上記のようにビット線及びセンスアンプ列内のアルミ
配線相互の配置が対称であっても、センスアンプ列の最
も外側のセンスアンプ内のアルミ配線とさらにその外側
のアルミ配線との配置がセンスアンプ列内のアルミ配線
同士の配置と異なるために、ビット線に付随する容量が
異なってしまい、読出しエラーがおこる。
特に、センスアンプ列の最も外側のセンスアンブ内のア
ルミ配線と、さらにその外側のアルミ配線との距離がセ
ンスアンプ列内のアルミ配線同士の距離よりも小さい場
合には、メモリセルアレイ内の最も外側のビット線に接
続されたメモリセルのコンデンサに“０”が記憶されて
いる場合に読み出しエラーが発生し易く、また上記の場
合とは逆に、距離が大きい場合には、メモリセルアレイ
内の最も外側のビット線に接続されたメモリセルのコン
デンサに“１″が記憶されている場合に読み出しエラー
が発生し易いという問題があった。
しかも半導体メモリの集積度が上がり、アルミ配線同士
の間隔が狭くなると、アルミ配線に付随する全容量に対
する線間容量の割合が増加するが、このとき、上記のよ
うに線間容量にアンバランスがあるとダイナミックＲＡ
Ｍの読み出し動作が正常に行なわれなくなる。
本発明はかかる問題点に鑑みてなされたもので、メモリ
セルアレイの端のビット線に接続されたメモリセルの内
容を読み出す場合の読み出しエラーの発生をより抑制で
きる半導体メモリ装置を提供することを目的とする。
〔問題点を解決するための手段〕
本発明に係る半導体メモリ装置は、メモリセルアレイ内
の各ビット線に付随する容量がほぼ等しぼ等しくするよ
うにしたものである。
〔作用〕
本発明においては、センスアンプ列の最も外側くなって
いるから、ビット線に付随する容量のみが均一化されて
いるものに比し、各ビット線に付随する容量がより均一
化され、メモリセルアレイしエラーの発生がより抑制さ
れる。
〔実施例〕
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体メモリ装置の構
成を示す平面図である。同図は従来例の第３図に対応す
るものであり、第２図のように配置されたダイナミック
ＲＡＭのセンスアンプ列ＳＡＡの端のａ、ｂ、ｃ、ｄで
囲まれた部分を示している。第１図において、ＳＢＬ　
１．丁πＬｌ、・・・。
ｍは各々ビット線と接続された、センスアンプ内のアル
ミ配線、３は図示しないメモリセルのセルプレートを短
絡するアルミ配線、Ｇｌ、・・・。
Ｇ６はセンスアンプを構成するＦＥＴのゲート、２はセ
ンスアンプ活性化信号に接続されたアルミ配線であり、
アルミ配線ＳＢＬ　１．￥”ｆｆ７ｒ、・・・。
５ＢＬ３がセンスアンプを構成するＦＥＴのドレインに
、アルミ配線２がそのソースに接続されている。
本実施例のダイナミックＲＡＭでは第１図に示すように
、ある繰り返し周期をもって隣り合うセンスアンプ内の
アルミ配線同士の間隔ｄｉ、ｃｔ２及びｄ３が各センス
アンプ同士で等しくなるように配置されており、さらに
センスアンプ列ＳＡＡの最も外側のセンスアンプのアル
ミ配線５ＢＬＩと、さらにその外側に配置されたアルミ
配線３との間隔もｄｌ、ｄ２及びｄ３に等しくなるよう
に配置されている。
従って第４図に示すビット線とセンスアンプとの接続に
おいて、センスアンプ内のアルミ配線５ＢＬＩ及び丁子
Ｔゴに付随する容量はほぼ等しくなり、ひいては、ビッ
ト線ＢＬＩに付随する全容量ＣＢＬＩとビット線丁Ｔゴ
に付随する全容量Ｃ「ｒＴとはほぼ等しくなる。
次に本実施例によるダイナミックＲＡＭの動作を第４図
のメモリセルのコンデンサＣＣＩの記憶内容を読み出す
場合について、第４図及びビア）線の動作波形図である
第６図を参照しながら説明する。
ここではまずコンデンサＣＣＩの記憶内容が“１”であ
るとする。最初にダミーセルリセット信号Ｒ５Ｔが′Ｈ
”になり、ＦＥＴＱＲｌ及びＱＲ２がオンしてコンデン
サＣＤＩ及びＣＤ２が放電され、また、ビット線ＢＬＩ
及び丁Ｔゴは図示しないプリチャージ手段により“Ｈ”
レベルにプリチャージされる。次に、ダミーセルリセッ
ト信号Ｒ３Ｔ７！ｌ＜”Ｌ”になった後、時刻ｔｏにお
いてワード線ＷＬ１及びダミーワード線ＤＷＬ２が“Ｈ
”になり、ＦＥＴＱＣＩ及びＱＤ２がオンしてビット線
ＢＬＩ及びアルミ配線ＳＢＬ　１とコンデンサＣＣＩと
が接続され、また、ビット線Ｆｒゴ及びアルミ配線７丁
ＴゴとコンデンサＣＤ２とが接続される。この動作によ
りアルミ配線５ＢＬＩに接続された浮遊容量Ｃ５１０，
線間容量Ｃ３ｌｌ及びＣ３１２に蓄えられた電荷とコン
デンサＣＣＩに蓄えられた電荷とが平均化され、同時に
アルミ配線ｙ丁丁］に接続された浮遊容量Ｃ３２０，線
間容１１ｃｓ２３及びＣ３１２に蓄えられた電荷とコン
デンサＣＤ２に蓄えられた電荷とが平均化される。この
とき、アルミ配線５ＢＬＩ及びｙπ１１部分を除くビッ
ト線ＢＬＩ及び’ＵＵゴに付随する容量は既にほぼ等し
くなるように配置されているためにこれらについてはこ
こでは考慮していない。
一般にメモリセルのコンデンサＣＣＩの容量はダミーセ
ルのコンデンサＣＤ２よりも大きく作られており、メモ
リセルのコンデンサＣＣＩの記憶内容が“１″であり、
ダミーセルのコンデンサＣＤ２は放電されて“０”と同
様の状態になっているので、レット線ＢＬＩの電位はビ
ット線ｆＩＴゴの電位よりも高くなる。
時刻ｔ１においてセンスアンプ活性化信号Ｓが“Ｌ″に
なりセンスアンプが活性化される。このとき、上記のよ
うにビット線ＢＬＩの電位、即ちＦＥＴＱＳ２のゲート
電位はビット線Ｗで］の電位、即ちＦＥＴＱＳＩのゲー
ト電位よりも高いため、ＦＥＴＱＳ２はオン、ＦＥＴＱ
Ｓｌはオフして第６図（ａ）に示すようにビット線丁Ｔ
］の電位はさらに低くなり、ビット線ＢＬＩにメモリセ
ルのコンデンサＣＣＩの記憶内容１１”が正しく読み出
される。
次にメモリセルのコンデンサＣＣ１の記憶内容が“０”
である場合の読み出し動作について説明する。この場合
の、ダミーセルのコンデンサの放電、ビット線のプリチ
ャージ、ワード線及びダミーワード線が“Ｈ”になる動
作は上記と同様に行なわれる。今、ビット線ＢＬＩ及び
アルミ配線５ＢＬＩとコンデンサＣＣＩとが接続され、
ビット線丁エゴ及びアルミ配線ｍ丁とコンデンサＣＤ２
とが接続されると、コンデンサＣＣＩの記憶内容は“Ｏ
”であり、またコンデンサＣＤ２も放電されて“０”と
同様の状態であるので、ビット線ＢＬＩ及びｌゴの電位
はともに低くなる。
このとき、コンデンサＣＣ１の容量はコンデンサＣＤ２
の容量に比べて大きく作られており、また、上記のよう
にビット線ＢＬＩ及びビット線１τゴに付随する容量は
ほぼ等しいので、ビット線ＢＬＩの電位はビット線丁τ
丁の電位よりも確実に低くなる。従って第６図（ｂｌに
示すようにビット線ＢＬＩの電位はビット線Ｗτ了の電
位よりも低（なり、従ってビット線ＢＬＩにはメモリセ
ルのコンデンサＣＣＩの記憶内容“０”が正常に読み出
される。
なお、上記実施例ではビット線、センスアンプ内の配線
及びその外側の配線がアルミニウムで形成されたものの
場合について説明したが、他の材料で形成するようにし
てもよく、上記実施例と同様の効果を奏する。
また上記実施例ではビット線及びセンスアンプ内の配線
とその外側の配線とを同一材料により形成したが、該外
側の配線の位置及び側辺形状を適宜選択することにより
、該外側の配線のみビット線及びセンスアンプ内の配線
とは異なる材料で形成することもでき３゜ また、上記実施例ではＦＥＴはＮチャンネルＦＥＴであ
るとしたが、ＰチャンネルＦＥＴやコンプリメンタリＭ
ＩＳＦＥＴ、　　さらにはバイポーラトランジスタであ
ってもよく、上記実施例と同様の効果が得られる。
また、上記実施例ではダイナミックＲＡＭを例にとって
説明したが、スタティックＲＡＭ等の他のメモリであっ
てもよく、上記実施例と同様の効果が得られる。
〔発明の効果〕
以上のように、この発明に係る半導体メモリ装置によれ
ば、メモリセルアレイ内の各ビット線に付随する容量が
ほぼ等しいメモリ装置において、センスアンプ内の各配
線に付随する容量をほぼ均一化するようにしたので、各
ビット線に付随する容量がより均一化され、メモリセル
アレイ内の最も外側に配置されたビット線に接続された
メモリセルの内容を読み出す場合のエラーの発生をより
。
完全に抑制できる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例による半導体メモリ装置を示
す平面図、第２図はダイナミックＲＡＭの配置図、第３
図は従来のダイナミックＲＡＭのセンスアンプ部分の配
置図、第４図はメモリセルとセンスアンプとの接続を示
す図、第５図は従来図において、ＭＣＡはメモリセルア
レイ、ＳＡＡはセンスアンプ列、ＢＬＩ、ｆＩ７Ｉはビ
ット線、ＳＢＬ　１．丁ＴＴゴ、・・・、ｙ丁τゴはビ
ット線に接続された配線、３は配線、ＣＣ１，ＣＣ２は
メモリセルのコンデンサである。 なお図中同一符号は同−又は相当部分を示す。

Claims (3)

    【特許請求の範囲】
  1. （１）複数のメモリセルと、相互に平行に設けられそれ
    に付随する容量がほぼ等しくなっている複数本のビット
    線とを包含したメモリセルアレイと、前記メモリセルア
    レイに並置され複数のセンスアンプを包含したセンスア
    ンプ列とを有する半導体メモリ装置において、前記セン
    スアンプ内においてビット線に接続された各配線に付随
    する容量がほぼ等しくなっていることを特徴とする半導
    体メモリ装置。
  2. （２）前記ビット線に接続された配線と前記センスアン
    プ列の外側の第１の配線とが同一材料により形成され、
    前記第１の配線のセンスアンプ列側の側辺形状が前記ビ
    ット線に接続された配線の側辺形状と同一であり、かつ
    前記センスアンプ列内において前記ビット線に接続され
    た配線のうち最も外側の配線と前記第１の配線との距離
    が、前記センスアンプ列内の前記ビット線に接続された
    配線の対応する部分同士の距離と等しいことを特徴とす
    る特許請求の範囲第１項記載の半導体メモリ装置。
  3. （３）前記ビット線に接続された配線及び第１の配線が
    アルミニウムによって形成されたものであることを特徴
    とする特許請求の範囲第２項記載の半導体メモリ装置。
JP60047240A 1985-03-08 1985-03-08 半導体メモリ装置 Expired - Lifetime JPH0666442B2 (ja)

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JP60047240A JPH0666442B2 (ja) 1985-03-08 1985-03-08 半導体メモリ装置
KR1019850006742A KR900003939B1 (ko) 1985-03-08 1985-09-14 반도체 메모리 장치
US06/823,099 US4747078A (en) 1985-03-08 1986-01-27 Semiconductor memory device
EP86301209A EP0197639B1 (en) 1985-03-08 1986-02-20 Semiconductor memory device
DE8686301209T DE3687284T2 (de) 1985-03-08 1986-02-20 Halbleiterspeicheranordnung.

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