JPS6035824A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS6035824A JPS6035824A JP58144791A JP14479183A JPS6035824A JP S6035824 A JPS6035824 A JP S6035824A JP 58144791 A JP58144791 A JP 58144791A JP 14479183 A JP14479183 A JP 14479183A JP S6035824 A JPS6035824 A JP S6035824A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- collector
- terminal
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、論理回路、特に３−ステート出力回路を有す
る論理回路に関する。
る論理回路に関する。
第１図は、従来の３−ステート出力回路を有する論理回
路の一例を示す回路図である。
路の一例を示す回路図である。
１．２はそれぞれ第１．第２の入力端子、３は出力端子
、４は電源端子、５は接地端子ｓＱ１は位相分割段トラ
ンジスタｓＱｚはオフバッファ前段トランジスタ、Ｑ、
はオフバッファ後段トランジスタでありＩＱ２とダーリ
ントン接続されてオフバッファ出力回路を形成している
。Ｑ４はプルダウントランジスタｍＱｓは出力トランジ
スタである。以上のトランジスタにおいてＱｓｓ Ｑｔ
＋Ｑ、、Ｑ、は、トランジスタの飽和を防ぐために８Ｂ
Ｄ（ショットキーバリアダイオード）でクランプしであ
る。Ｒ工、Ｒ，、Ｒ１，、）（，４及びＲ。
、４は電源端子、５は接地端子ｓＱ１は位相分割段トラ
ンジスタｓＱｚはオフバッファ前段トランジスタ、Ｑ、
はオフバッファ後段トランジスタでありＩＱ２とダーリ
ントン接続されてオフバッファ出力回路を形成している
。Ｑ４はプルダウントランジスタｍＱｓは出力トランジ
スタである。以上のトランジスタにおいてＱｓｓ Ｑｔ
＋Ｑ、、Ｑ、は、トランジスタの飽和を防ぐために８Ｂ
Ｄ（ショットキーバリアダイオード）でクランプしであ
る。Ｒ工、Ｒ，、Ｒ１，、）（，４及びＲ。
は抵抗である。Ｄｌｐ Ｒ２は８ＢＤからなるダイオー
ドであり１位相分割段トランジスタＱ１及びオフバッフ
ァ出力回路を遮断させるゲート回路を形成している。
ドであり１位相分割段トランジスタＱ１及びオフバッフ
ァ出力回路を遮断させるゲート回路を形成している。
このような３−ステート出力回路を有する論理回路にお
いて、トランジスタＱ１がオフのとき。
いて、トランジスタＱ１がオフのとき。
トランジスタＱ５もオフで、トランジスタＱ２゜Ｑｓは
オンとなり、出力端子３には、論理レベルｕ１＃が出力
されるが、トランジスタＱ、がオフからオンに切換わる
ときは、トランジスタＱ！、Ｑ３がオフに、トランジス
タＱ５がオンするが、トランジスタＱ５の伝達遅延時間
のため、出力端子３に接続される負荷容量の′１荷を放
電させるのに時間がかかり、出力が論理レベル″′θ″
に切換わるのが遅いという問題点があった。
オンとなり、出力端子３には、論理レベルｕ１＃が出力
されるが、トランジスタＱ、がオフからオンに切換わる
ときは、トランジスタＱ！、Ｑ３がオフに、トランジス
タＱ５がオンするが、トランジスタＱ５の伝達遅延時間
のため、出力端子３に接続される負荷容量の′１荷を放
電させるのに時間がかかり、出力が論理レベル″′θ″
に切換わるのが遅いという問題点があった。
本発明の目的は、前述の問題点を除去し、スイッチング
時間の短かい論理回路を提供することにある。
時間の短かい論理回路を提供することにある。
本発明の論理回路は、ベースが第１の入力端子に接続さ
れた位相分割段トランジスタと、ベースが該位相分割段
トランジスタのエミッタにコレクタが出力端子にエミッ
タが接地端子に接続された出力トランジスタと、一つ以
上のトランジスタからなり前記位相分割段トランジスタ
のコレクタと前記出力トランジスタのコレクタ間に接続
された出力オフバッファ回路と、第２の入力端子に入力
が接続され前記位相分割段トランジスタ及び前記出力オ
フバッファ回路を同時に遮断する機能を有するトランジ
スタまたはダイオードからなるゲート回路とからなる論
理回路において、前記位相分割段トランジスタのコレク
タ電位が所定のレベル以下になると導通するレベルシフ
トダイオードを。
れた位相分割段トランジスタと、ベースが該位相分割段
トランジスタのエミッタにコレクタが出力端子にエミッ
タが接地端子に接続された出力トランジスタと、一つ以
上のトランジスタからなり前記位相分割段トランジスタ
のコレクタと前記出力トランジスタのコレクタ間に接続
された出力オフバッファ回路と、第２の入力端子に入力
が接続され前記位相分割段トランジスタ及び前記出力オ
フバッファ回路を同時に遮断する機能を有するトランジ
スタまたはダイオードからなるゲート回路とからなる論
理回路において、前記位相分割段トランジスタのコレク
タ電位が所定のレベル以下になると導通するレベルシフ
トダイオードを。
前記位相分割段トランジスタのコレクタと前記出力端子
間及び前記位相分割段トランジスタのコレクタと前記出
力オフバッファ回路の入力端子間にそれぞれ挿入したこ
とから構成される。
間及び前記位相分割段トランジスタのコレクタと前記出
力オフバッファ回路の入力端子間にそれぞれ挿入したこ
とから構成される。
以下１本発明の実施例について図面を参照して詳細に説
明する。
明する。
第２図は１本発明の一実施例の回路図である。
なお第２図において、第１図の従来例と同じものには同
一参照記号を付しである。
一参照記号を付しである。
本実施例は、ベースが第１の入力端子１に接続された位
相分割段トランジスタＱ１と、ベースが位相分割段トラ
ンジスタＱ１のエミッタにコレクタが出力端子３にエミ
ッタが接地端子５に接続された出力トランジスタＱ５と
、トランジスタＱ２及びＱｓからなり位相分割段トラン
ジスタＱ１のコレクタと出力トランジスタＱ、のコレク
タ間に挿入された出力オフバッファ回路と、第２の入力
端子２に入力が接続され位相分割段トランジスタＱ１及
び前記出力オフバッファ回路を同時に遮断する機態を有
するダイオードＤ８及びＲ２からなるゲート回路とから
なる論理回路において０位相分割段トランジスタＱ１の
コレクタ電位が所定の５− レベル以下になると導通するレベルシフトダイオードと
してＳＢＤからなるダイオードＤ３及びＲ４を１位相分
割段トランジスタＱ１のコレクタと出力端子３間及び位
相分割段トランジスタＱ８のコレクタと前記出力オフバ
ッファ回路の入力端子間にそれぞれ挿入したことから構
成されている。
相分割段トランジスタＱ１と、ベースが位相分割段トラ
ンジスタＱ１のエミッタにコレクタが出力端子３にエミ
ッタが接地端子５に接続された出力トランジスタＱ５と
、トランジスタＱ２及びＱｓからなり位相分割段トラン
ジスタＱ１のコレクタと出力トランジスタＱ、のコレク
タ間に挿入された出力オフバッファ回路と、第２の入力
端子２に入力が接続され位相分割段トランジスタＱ１及
び前記出力オフバッファ回路を同時に遮断する機態を有
するダイオードＤ８及びＲ２からなるゲート回路とから
なる論理回路において０位相分割段トランジスタＱ１の
コレクタ電位が所定の５− レベル以下になると導通するレベルシフトダイオードと
してＳＢＤからなるダイオードＤ３及びＲ４を１位相分
割段トランジスタＱ１のコレクタと出力端子３間及び位
相分割段トランジスタＱ８のコレクタと前記出力オフバ
ッファ回路の入力端子間にそれぞれ挿入したことから構
成されている。
本実施例が第１図に示した従来例の回路と異なる点は、
ダイオードＤ１．Ｄ４及びり、を付加し。
ダイオードＤ１．Ｄ４及びり、を付加し。
ダイオードＤ、のアノードをオフバッファ回路の入力端
子に、カソードをトランジスタＱ２のベースに接続しオ
フバッファ回路の入力端子及びダイオードＤ２のアノー
ドをダイオードＤ、のアノードに１位相分割段トランジ
スタＱ１のコレクタヲダイオードＤ３０カソードに接続
し、ダイオードＤ４のアノードを出力端子３に、カソー
ドを位相分割段トランジスタＱ工のコレクタに接続しで
あることである。なおここでダイオードＤｓはトランジ
スタＱ２のベースレベルを整合するために挿入したもの
である。
子に、カソードをトランジスタＱ２のベースに接続しオ
フバッファ回路の入力端子及びダイオードＤ２のアノー
ドをダイオードＤ、のアノードに１位相分割段トランジ
スタＱ１のコレクタヲダイオードＤ３０カソードに接続
し、ダイオードＤ４のアノードを出力端子３に、カソー
ドを位相分割段トランジスタＱ工のコレクタに接続しで
あることである。なおここでダイオードＤｓはトランジ
スタＱ２のベースレベルを整合するために挿入したもの
である。
次に、この回路の動作を説明する。
６−
第１の入力端子１が論理ｔｔＯＰ＋のとき、トランジス
タＱｌｌ Ｑ４１ Ｑｓｓ ダイオードＤＩ＋ Ｄ２＋
Ｄ３＋ Ｄ４がオフ、トランジスタＱ２．Ｑ３がオンし
、出力端子３には論理レベル″１”が出力されている。
タＱｌｌ Ｑ４１ Ｑｓｓ ダイオードＤＩ＋ Ｄ２＋
Ｄ３＋ Ｄ４がオフ、トランジスタＱ２．Ｑ３がオンし
、出力端子３には論理レベル″１”が出力されている。
一方、第１の入力端子１が論理″１”のとき、トランジ
スタＱｌ、Ｑ４．ＱＳ及びダイオードＤ３がオンし、ト
ランジスタＱ２．Ｑ３及びダイオードＤ４ｙ ＤＳがオ
フし、出力端子３には。
スタＱｌ、Ｑ４．ＱＳ及びダイオードＤ３がオンし、ト
ランジスタＱ２．Ｑ３及びダイオードＤ４ｙ ＤＳがオ
フし、出力端子３には。
論理レベル“０”が出力される。第２の入力端子２を論
理レベル″０”にすることにより、ダイオードＤ、、Ｄ
２がオンし、トランジスタＱ１＃ ｋＱ、、Ｑ４．Ｑｓ
及びダイオードＤ３ ＋ Ｄ４ ＋ ＤＳがオフし、出
力端子３はハイインピーダンス状態となる。いま第１の
入力端子１が論理レベル１０″から１１″に切換わると
、トランジスタＱ１がオンとなることによりトランジス
タＱ１のコレクタ電位が下がりダイオードＤｓ、Ｄ４が
オンするレベルに到達すると、ダイオードＤ３．Ｄ、が
オンとなり、オフバッファ回路をオフさせるとともに。
理レベル″０”にすることにより、ダイオードＤ、、Ｄ
２がオンし、トランジスタＱ１＃ ｋＱ、、Ｑ４．Ｑｓ
及びダイオードＤ３ ＋ Ｄ４ ＋ ＤＳがオフし、出
力端子３はハイインピーダンス状態となる。いま第１の
入力端子１が論理レベル１０″から１１″に切換わると
、トランジスタＱ１がオンとなることによりトランジス
タＱ１のコレクタ電位が下がりダイオードＤｓ、Ｄ４が
オンするレベルに到達すると、ダイオードＤ３．Ｄ、が
オンとなり、オフバッファ回路をオフさせるとともに。
出力端子３に接続される負荷の゛ぼ荷をダイオードＤ４
を通して放電させる。次いで、トランジスタＱ４．ＱＳ
がオンし、出力端子３は論理レベル″″０”となるが、
ダイオードＤ４全通して負荷の電荷が放電され、その放
電電流がトランジスタＱ４１Ｑ５を駆動するので、論理
レベル頴″への切換わりは速くなる。
を通して放電させる。次いで、トランジスタＱ４．ＱＳ
がオンし、出力端子３は論理レベル″″０”となるが、
ダイオードＤ４全通して負荷の電荷が放電され、その放
電電流がトランジスタＱ４１Ｑ５を駆動するので、論理
レベル頴″への切換わりは速くなる。
また第１の入力端子１が論理レベル″′ｌ”で第２の入
力端子２が論理レベル″０”からｌ”に切換わるときは
、先ず、トランジスタＱ１がオンし、ダイオードＤ３．
Ｄ４がオンし、負荷の電荷を放電し１次いで、トランジ
スタＱ４．ＱＳがオンし。
力端子２が論理レベル″０”からｌ”に切換わるときは
、先ず、トランジスタＱ１がオンし、ダイオードＤ３．
Ｄ４がオンし、負荷の電荷を放電し１次いで、トランジ
スタＱ４．ＱＳがオンし。
出力端子３はハイ・インピーダンス状態から論理レベル
″″０”に切換わるが、ダイオードＤ４を通して負荷の
電荷は放電されて、その放１電流がトランジスタＱ４．
ＱＢを駆動するので、論理レベル″Ｏ″への切換わりは
速くなる。
″″０”に切換わるが、ダイオードＤ４を通して負荷の
電荷は放電されて、その放１電流がトランジスタＱ４．
ＱＢを駆動するので、論理レベル″Ｏ″への切換わりは
速くなる。
なお、本実施例では１位相分割段トランジスタ及びオフ
バッファ回路を同時に遮断するゲート回路としてダイオ
ードＤ、、Ｄ２を用いたが、他の適切な回路を用いるこ
とができる。またトランジスタＱｌ、Ｑ２．Ｑ４．Ｑｓ
は、ＳＢＤでクランプされた場合を示したが、ＳＢＤで
クランプされない場合にも適用できる。
バッファ回路を同時に遮断するゲート回路としてダイオ
ードＤ、、Ｄ２を用いたが、他の適切な回路を用いるこ
とができる。またトランジスタＱｌ、Ｑ２．Ｑ４．Ｑｓ
は、ＳＢＤでクランプされた場合を示したが、ＳＢＤで
クランプされない場合にも適用できる。
以上詳細に説明したように１本発明の論理回路によれば
１位相分割トランジスタのコレクタ電位が所定のレベル
以下になると導通するレベルシフトダイオードが位相分
割トランジスタのコレクタと出力端子及びオフバッファ
回路の入力端子間にそれぞれ挿入しであるので、出力端
子が論理レベル”１”もしくはハイインピーダンスから
論理レベル″′Ｏ”に切換わるとき、前記レベルシフト
ダイオードを通して負荷の電荷の放・電電流が流れ１位
相分割トランジスタ及び出力トランジスタを駆動するの
で、そのスイッチング時間が短かい３−ステート出力回
路を有する論理回路が得られる。
１位相分割トランジスタのコレクタ電位が所定のレベル
以下になると導通するレベルシフトダイオードが位相分
割トランジスタのコレクタと出力端子及びオフバッファ
回路の入力端子間にそれぞれ挿入しであるので、出力端
子が論理レベル”１”もしくはハイインピーダンスから
論理レベル″′Ｏ”に切換わるとき、前記レベルシフト
ダイオードを通して負荷の電荷の放・電電流が流れ１位
相分割トランジスタ及び出力トランジスタを駆動するの
で、そのスイッチング時間が短かい３−ステート出力回
路を有する論理回路が得られる。
第１図は、従来の論理回路の一例を示す回路図。
第２図は１本発明の一実施例を示す回路図である。
＝９−
１．２・・・・・・入力端子、３・・・・・・出力端子
、４・・・・・・電源端子、５・・・・・・接地端子、
Ｒ１−Ｒ５・・凹抵抗。 Ｑ□〜Ｑ５・・・・・・トランジスタ、Ｄ□〜Ｄ５・・
曲タイオード。 １０−
、４・・・・・・電源端子、５・・・・・・接地端子、
Ｒ１−Ｒ５・・凹抵抗。 Ｑ□〜Ｑ５・・・・・・トランジスタ、Ｄ□〜Ｄ５・・
曲タイオード。 １０−
Claims (1)
- 【特許請求の範囲】 ベースが第１の入力端子に接続された位相分割段トラン
ジスタと、ベースが該位相分割段トランジスタのエミッ
タにコレクタが出力端子にエミッタが接地端子に接続さ
れた出力トランジスタと。 一つ以上のトランジスタからなり前記位相分割段トラン
ジスタのコレクタと前記出力トランジスタのコレクタ間
に接続された出力オフバッファ回路と、第２の入力端子
に入力が接続され前記位相分割段トランジスタ及び前記
出力オフバッファ回路を同時に遮断する機能を有するト
ランジスタまたはダイオードからなるゲート回路とから
なる論理回路において、前記位相分割段トランジスタの
コレクタ電位が所定のレベル以下になると導通するレベ
ルシフトダイオードを、前記位相分割段トランジスタの
コレクタと前記出力端子間及び前記位相分割段トランジ
スタのコレクタと前記出力オフバッファ回路の入力端子
間にそれぞれ挿入したことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144791A JPS6035824A (ja) | 1983-08-08 | 1983-08-08 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144791A JPS6035824A (ja) | 1983-08-08 | 1983-08-08 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6035824A true JPS6035824A (ja) | 1985-02-23 |
Family
ID=15370532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58144791A Pending JPS6035824A (ja) | 1983-08-08 | 1983-08-08 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035824A (ja) |
-
1983
- 1983-08-08 JP JP58144791A patent/JPS6035824A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4678943A (en) | Inverting logic buffer BICMOS switching circuit using an enabling switch for three-state operation with reduced dissipation | |
| US5903170A (en) | Digital logic design using negative differential resistance diodes and field-effect transistors | |
| EP0145004B1 (en) | Bipolar transistor-field effect transistor composite circuit | |
| KR870006724A (ko) | 스위칭 회로 | |
| JPS5942495B2 (ja) | 負性抵抗回路 | |
| JP2636749B2 (ja) | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 | |
| US4529894A (en) | Means for enhancing logic circuit performance | |
| JPH0249575B2 (ja) | ||
| EP0171280A2 (en) | High-fanout clock driver for low level gates | |
| EP0432472A2 (en) | Signal output circuit having bipolar transistor in output stage and arranged in CMOS semiconductor integrated circuit | |
| JPH0666681B2 (ja) | 論理回路 | |
| KR950000352B1 (ko) | 반도체 논리회로 | |
| JPH0413853Y2 (ja) | ||
| JPH0352041Y2 (ja) | ||
| JPS58103230A (ja) | スイツチング回路 | |
| JPH0653800A (ja) | 出力回路 | |
| JPH0431443B2 (ja) | ||
| JP2511044B2 (ja) | 論理回路 | |
| JP2864494B2 (ja) | 半導体集積回路 | |
| JP2689628B2 (ja) | ドライバー回路 | |
| JP2973593B2 (ja) | ダイナミック型分周器回路 | |
| SU1149397A1 (ru) | Транзисторный переключатель | |
| JP3040033B2 (ja) | 出力回路装置 | |
| JP2644368B2 (ja) | 入力信号バッファ回路 | |
| SU1051717A1 (ru) | Полупроводниковый ключ |