JPS6037765A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6037765A JPS6037765A JP58146911A JP14691183A JPS6037765A JP S6037765 A JPS6037765 A JP S6037765A JP 58146911 A JP58146911 A JP 58146911A JP 14691183 A JP14691183 A JP 14691183A JP S6037765 A JPS6037765 A JP S6037765A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は半導体装置およびその１（＋ｉ造方法にかが力
、とくにＭｉｓ型半褥体記憶装置の容３ｎ−ｆｌ（の１
１１造およびその製造方法に関する。
、とくにＭｉｓ型半褥体記憶装置の容３ｎ−ｆｌ（の１
１１造およびその製造方法に関する。
絶縁ゲート型電界効果トランジスタを用いた１１２憶装
置として今日最も広く用いられているものは一個のトラ
ンジスタ及びそれを１々接しで設けられた答−片とによ
って構成ぜれた謂ゆる°゛１トランジスタ型″記憶装置
である。不ｄ〔：憶装置ｉＫ、Ｊに於てはトランジスタ
のゲートはワード線に連結され、ソース、ドレイン拡散
層σ〕一方はディジット線に連結され、容句−ケート下
に著枯されたπ１．荷の有無が反転情報に対応する。
置として今日最も広く用いられているものは一個のトラ
ンジスタ及びそれを１々接しで設けられた答−片とによ
って構成ぜれた謂ゆる°゛１トランジスタ型″記憶装置
である。不ｄ〔：憶装置ｉＫ、Ｊに於てはトランジスタ
のゲートはワード線に連結され、ソース、ドレイン拡散
層σ〕一方はディジット線に連結され、容句−ケート下
に著枯されたπ１．荷の有無が反転情報に対応する。
近年ｈ ”４４ｍ体裂置装集積化の／（１皮に伴い−に
子の微測化が要請されている。１トランジスタ型ｉｔｄ
憶装置の微油１化Ｖこ於ては情叩判屋の容易ゼ、放射’
；ｆ’Ｊへの耐性を維持するために゛容量値の減少は極
力避けねはならない。このため、従来技術に於ては。
子の微測化が要請されている。１トランジスタ型ｉｔｄ
憶装置の微油１化Ｖこ於ては情叩判屋の容易ゼ、放射’
；ｆ’Ｊへの耐性を維持するために゛容量値の減少は極
力避けねはならない。このため、従来技術に於ては。
絶縁膜の膜厚全薄くすることによってＣｓの低下を抑え
ていたが、この方法も薄膜化に伴うピンホール裕度の増
加、或いは耐圧の低下等のためＧ・こ必ずしも充分な方
法とはＢえなかった。
ていたが、この方法も薄膜化に伴うピンホール裕度の増
加、或いは耐圧の低下等のためＧ・こ必ずしも充分な方
法とはＢえなかった。
近年、容」１１値の増加ｆｆ１Ｑよかるために容量部の
半棉体基板内に溝を設は容量の表面１ｊ″ｉを大きくす
ることによっても′策値の増加全行う方法が考案されて
いる。しかしながら、上記方法では隣接する記、憶セル
、すなわち１トランジスタ型記憶素子の溝間隔を短くし
た揚台、講間に漏洩電流が流れ易いといつ欠点があった
。この理由は、１′トメの側面から基板内へ伸びる空乏
層が合体したため溝間にパンチスルーが起り、それに伴
い１滴間眞電流が流れることにある。このためセル内の
蓄精電気が消滅し情報ｔ：に失われてし全う。」−記現
象全防止する一方法として、不純物Ｍ＋↓度の高い基板
を使用することが考えしれるが、この場合には容量部以
外の素子特性にも影ρ１２が及ぶため好ましくない。
半棉体基板内に溝を設は容量の表面１ｊ″ｉを大きくす
ることによっても′策値の増加全行う方法が考案されて
いる。しかしながら、上記方法では隣接する記、憶セル
、すなわち１トランジスタ型記憶素子の溝間隔を短くし
た揚台、講間に漏洩電流が流れ易いといつ欠点があった
。この理由は、１′トメの側面から基板内へ伸びる空乏
層が合体したため溝間にパンチスルーが起り、それに伴
い１滴間眞電流が流れることにある。このためセル内の
蓄精電気が消滅し情報ｔ：に失われてし全う。」−記現
象全防止する一方法として、不純物Ｍ＋↓度の高い基板
を使用することが考えしれるが、この場合には容量部以
外の素子特性にも影ρ１２が及ぶため好ましくない。
本発明は上記欠点全敗り除き、隣接する溝間隔を狭めら
れ、且つ高い芥足値の得られる構造全提供することを目
的とする。
れ、且つ高い芥足値の得られる構造全提供することを目
的とする。
又、本発明は上ｔ（シ欠点を取り除き、間接する？１′
「の間隔を短くした場合にもパンチスルーが起らないイ
４効な方法全提供すること全目的とする。
「の間隔を短くした場合にもパンチスルーが起らないイ
４効な方法全提供すること全目的とする。
本発明でｔ、ｉ、溝の側面に基板と同７Ｊｎ４５． ｒ
；＋！ｌの不純物及び反対導電型の不ボ１Ｂ物倹拡１」
りし基板と反対導′ｄｔ型の不純物の拡散深ｙを基板と
同導電型の不純物の拡散深さよりも浅くした（０造とす
ることにより、パンチスルーケ抑え、且つ、（Ｉ！ＩＪ
Ｍ＋ｉに形成されたＰＮ接合の谷２＋ｉ： ｋ利用す
ることＵ’ｔｌ 、Ｕす、高番Ｊ叱値が得られるという
新規な発想にン″−５づく。
；＋！ｌの不純物及び反対導電型の不ボ１Ｂ物倹拡１」
りし基板と反対導′ｄｔ型の不純物の拡散深ｙを基板と
同導電型の不純物の拡散深さよりも浅くした（０造とす
ることにより、パンチスルーケ抑え、且つ、（Ｉ！ＩＪ
Ｍ＋ｉに形成されたＰＮ接合の谷２＋ｉ： ｋ利用す
ることＵ’ｔｌ 、Ｕす、高番Ｊ叱値が得られるという
新規な発想にン″−５づく。
すなわち本発明の特１救は、半？・１体基板の表面に選
択的にａなを設け、該溝の１ｔｉｌｊ壁の表面から該側
壁の内部に向って半２ｊｆ体基板と同じ導電型で半導体
基板よ、り高？Ｉ’ｌｌｉ度のεじ１の不純物領戦１や
よひ逆２］７山。
択的にａなを設け、該溝の１ｔｉｌｊ壁の表面から該側
壁の内部に向って半２ｊｆ体基板と同じ導電型で半導体
基板よ、り高？Ｉ’ｌｌｉ度のεじ１の不純物領戦１や
よひ逆２］７山。
型の第２の不純！吻領域が設けられ、この第１σつ不純
物領域の側壁表１〔１ｊからの深さは第２の不純物領域
の側壁表面からの深さよりも深くなってお９゜前記溝を
含む半導体基板の部分の表面に絶縁膜を設け、この絶縁
ＩＩα上に７１１１極葡設け、これにより１トランジス
タ型記憶素子の容量部を形成した半導体装置にパりる。
物領域の側壁表１〔１ｊからの深さは第２の不純物領域
の側壁表面からの深さよりも深くなってお９゜前記溝を
含む半導体基板の部分の表面に絶縁膜を設け、この絶縁
ＩＩα上に７１１１極葡設け、これにより１トランジス
タ型記憶素子の容量部を形成した半導体装置にパりる。
又、不’ｊｂ明の他の特徴は、半２ｊＩ体基板にこσ〕
基板と同じ４電４１の不純物をイオン注入する工程と、
たとえは熱処理によりこの不純物全基板内に拡散する工
程と、とのヲ、仁板内にその深さが前記不純物を拡散し
た深さよりも浅い溝を形成する工程と。
基板と同じ４電４１の不純物をイオン注入する工程と、
たとえは熱処理によりこの不純物全基板内に拡散する工
程と、とのヲ、仁板内にその深さが前記不純物を拡散し
た深さよりも浅い溝を形成する工程と。
この７′篩を含んだＩＲ域の基板表面に絶縁膜及び容量
？１韮極全形成−ｆる］二程と全台む半２ＪＩ体装置白
の製造方法に穫る・ 次に実〃（１例を図面に基ついて説明する。
？１韮極全形成−ｆる］二程と全台む半２ＪＩ体装置白
の製造方法に穫る・ 次に実〃（１例を図面に基ついて説明する。
第１図乃至第８図は第１（υ実施例を示すものである。
第１１￥１に於てｐ型シリコン基板１上には通常のプベ
択１・良化ｌムにより選択的にｊ・５Ｌいフィールドｌ
疲化膜２が形成されている。フィールド領域頃外ではシ
リコン基板が路用している。次に、第２図に示す様に、
全面に酸化１ｌｉＪ３−を気相成長法でｆｋ”Ｗヤし、
フォトレジスト４を用いてフォトエツチング工程によ、
！ｌｌｌ酸化膜３に選択的に開口全形成し、更に、エツ
チング工程により基板内Ｖこ’Ａり全力ｅ成する。エツ
チングには、、’ｔｑ常のりアクティブイオンエツチン
グ全使用し、酸化膜３はフォトレジスト４と共にエツチ
ングのマスクとして使われる。次に、第３１ｘ１に示す
様に１翼化膜３及び゛フォトレジスト４をＩ乍去する。
択１・良化ｌムにより選択的にｊ・５Ｌいフィールドｌ
疲化膜２が形成されている。フィールド領域頃外ではシ
リコン基板が路用している。次に、第２図に示す様に、
全面に酸化１ｌｉＪ３−を気相成長法でｆｋ”Ｗヤし、
フォトレジスト４を用いてフォトエツチング工程によ、
！ｌｌｌ酸化膜３に選択的に開口全形成し、更に、エツ
チング工程により基板内Ｖこ’Ａり全力ｅ成する。エツ
チングには、、’ｔｑ常のりアクティブイオンエツチン
グ全使用し、酸化膜３はフォトレジスト４と共にエツチ
ングのマスクとして使われる。次に、第３１ｘ１に示す
様に１翼化膜３及び゛フォトレジスト４をＩ乍去する。
次に第４図に示す様に全面ｔｃ ｐ ：を兇不純物葡ド
ープした酸化膜５全彼后し、フォトエツチング工程に、
ｌ：り、容もｔ部形成予定穎誠以外のｒｊｔＪ記置化装
５全除去する。次に熱処理勿イｆい、前ｒ、［２に化Ｉ
Ｉかから基板内部へｎ型不純物の拡散’ｆｃ１−ｒい、
ｐ湯高濃度領域６が得られる。該ｉＶも（眞！皮領域６
は溝側面からの基板内部への空乏層り拡がり百：抑え
＋＋４ｉ接する＋１η間のパンチスルーな防止する。次
に第５図に示す様に、第４図と同様の工程によ一すｎ型
不純物全ドープした気相成長−化膜７より〕否イｊｔ中
にｎ型不純物をドープする。これによるｎ型不純物唄域
８の拡散深きは、前記ｎ型不純物６よりも充分に浅くす
る。本工程によ一’Ｊ ￥Ｆ Ｍ Ｔｅ１ｓ （１）閾
イ（ｌｌＪ：Ｔｆｉ、圧は代下し、充分な電荷蓄Ｍｔ量
が１６られる。
ープした酸化膜５全彼后し、フォトエツチング工程に、
ｌ：り、容もｔ部形成予定穎誠以外のｒｊｔＪ記置化装
５全除去する。次に熱処理勿イｆい、前ｒ、［２に化Ｉ
Ｉかから基板内部へｎ型不純物の拡散’ｆｃ１−ｒい、
ｐ湯高濃度領域６が得られる。該ｉＶも（眞！皮領域６
は溝側面からの基板内部への空乏層り拡がり百：抑え
＋＋４ｉ接する＋１η間のパンチスルーな防止する。次
に第５図に示す様に、第４図と同様の工程によ一すｎ型
不純物全ドープした気相成長−化膜７より〕否イｊｔ中
にｎ型不純物をドープする。これによるｎ型不純物唄域
８の拡散深きは、前記ｎ型不純物６よりも充分に浅くす
る。本工程によ一’Ｊ ￥Ｆ Ｍ Ｔｅ１ｓ （１）閾
イ（ｌｌＪ：Ｔｆｉ、圧は代下し、充分な電荷蓄Ｍｔ量
が１６られる。
次にｂａｌ工６図に示う様に前記気相成長酸化膜７葡除
去し、薄い容量絶縁膜、ゲート哨化膜９葡蕗出する表面
に形成し、その上にたとえば多結晶シリコン層１０を形
成し、これをフパ択的に除去して。
去し、薄い容量絶縁膜、ゲート哨化膜９葡蕗出する表面
に形成し、その上にたとえば多結晶シリコン層１０を形
成し、これをフパ択的に除去して。
容量電極１０′、ゲート電極１０“を形成する（第７図
）。次に表面にＣＶ １）二酸化シリコン膜１２等の表
面保映膜全形成し、これに開孔を設けて。
）。次に表面にＣＶ １）二酸化シリコン膜１２等の表
面保映膜全形成し、これに開孔を設けて。
第９図に上記第１の実施例のように形成されたｉ５を有
する答茸部を中央のフィールド絶縁膜２をはさんで左右
にそれぞれ設け、容量電極１０′に印加づ−る。電圧Ｖ
。全変化させて、左右の容ｉ辻部間を太い矢印←で示す
ような間を流れるリーク電流、すなわち隣接するセル間
のリーク電流を測足した０この結果ｆ、第１０図に示す
。これにより不発明のＰ尚疑度領域８によ勺セル間のリ
ーク’ＦＬ４：流が減少することがわかる。
する答茸部を中央のフィールド絶縁膜２をはさんで左右
にそれぞれ設け、容量電極１０′に印加づ−る。電圧Ｖ
。全変化させて、左右の容ｉ辻部間を太い矢印←で示す
ような間を流れるリーク電流、すなわち隣接するセル間
のリーク電流を測足した０この結果ｆ、第１０図に示す
。これにより不発明のＰ尚疑度領域８によ勺セル間のリ
ーク’ＦＬ４：流が減少することがわかる。
次に′ｊＡ４Ｊ１１図乃至第１６図に本発明の第２の実
施例？！−説明する。
施例？！−説明する。
第１１図において、ｐ型シリコン基板２１上には通常の
選択ｒ汞化法によりノリいフィールド酸化膜２２が選択
的に形成されている。次にｎ型不純物例えばボロン２３
をイオン注入する。注入イオンのエネルギは数１０Ｋｅ
Ｖ−数田＜、 ｅ Ｖ 、注入量は１０１２〜ｉＱ ７
ｃｍ 程ルーが消画である。次に第１２図に示した様に
熱処理によりｎ型不純物を基＆内に拡散して高濃度のｐ
型領域１４全形成する・熱処理温度は１０００〜１２
００℃口な間は数１１．を間〜数十時間が適当である。
選択ｒ汞化法によりノリいフィールド酸化膜２２が選択
的に形成されている。次にｎ型不純物例えばボロン２３
をイオン注入する。注入イオンのエネルギは数１０Ｋｅ
Ｖ−数田＜、 ｅ Ｖ 、注入量は１０１２〜ｉＱ ７
ｃｍ 程ルーが消画である。次に第１２図に示した様に
熱処理によりｎ型不純物を基＆内に拡散して高濃度のｐ
型領域１４全形成する・熱処理温度は１０００〜１２
００℃口な間は数１１．を間〜数十時間が適当である。
かくして拡散層１４の深さは数μ程度となる。次に記１
３図に示した様にフォトレジスト１５を用い／仁フォト
エッチングエ４３Ｂにより溝を形成する。６ダの深さは
拡散層４の？にさを越えない程度とする。第】４図に示
した様にゲート絶縁膜、秤量絶縁膜１６が形成され１次
に容量及びゲート電極となるべき非電性被膜、たとえに
１：多結晶シリコンＪ７が被着される。次に、第１５図
に示した様にフォトエツチング工程によシ答量部電極１
７′及びゲート電極１７“となるべき部分以外の多結晶
シリコンは除去される。次に第１６図に示した様に、多
結晶シリコン全マスクとしてトランジスタのソース及び
ドレイン領域１８にｎ型不純物（１ｆイオン注入により
導入する。トランジスタのソース・ドレイン領域の一方
はビット線に、他の一方（ｄ、記憶セルのキャパシター
に接続される０次に、全面全絶縁膜１９で被覆し、フォ
トエツチング工程によりコンタクト開口を形成し。
３図に示した様にフォトレジスト１５を用い／仁フォト
エッチングエ４３Ｂにより溝を形成する。６ダの深さは
拡散層４の？にさを越えない程度とする。第】４図に示
した様にゲート絶縁膜、秤量絶縁膜１６が形成され１次
に容量及びゲート電極となるべき非電性被膜、たとえに
１：多結晶シリコンＪ７が被着される。次に、第１５図
に示した様にフォトエツチング工程によシ答量部電極１
７′及びゲート電極１７“となるべき部分以外の多結晶
シリコンは除去される。次に第１６図に示した様に、多
結晶シリコン全マスクとしてトランジスタのソース及び
ドレイン領域１８にｎ型不純物（１ｆイオン注入により
導入する。トランジスタのソース・ドレイン領域の一方
はビット線に、他の一方（ｄ、記憶セルのキャパシター
に接続される０次に、全面全絶縁膜１９で被覆し、フォ
トエツチング工程によりコンタクト開口を形成し。
次に、電極金属２０を被着し、フォトエッチング工程葡
経てワード線が形成され、中央のフィールド絶縁膜１２
の左右にそれぞれ記憶セルが完成する０
経てワード線が形成され、中央のフィールド絶縁膜１２
の左右にそれぞれ記憶セルが完成する０
第１図乃至第８図は本発明の第１の実施例を示す断面図
である。第９図は第１の実施例の効果を確認するために
作られたテスト装置のＩｌｌ、ｌ−ｒ面図であり、第１
０図は実験データにもとすく上記効果を示す図である。 第１１図乃至第１６１７１は不発明の第２の実施例金示
す断面図である。 尚１図において、 １．２１・・・ｐム１リシリコン基板、２．２２・・・
・・フィールド酸化膜、３・・ ・気相成長ぽ化膜、４
゜１５・・・・・フォトレジスト、訃・・−ｎ型不純物
全ドープした酸化膜、６．１４ ・・・ｎ型不純物拡散
層。 ７・・・・・ｎ型不純物金ドープした酸化膜、８・・・
・・ｎ型不純物拡散層、９．１６・ ゲート酸化膜、容
量絶縁膜、１０．１７・・・多結晶シリコン膜。 １０’、１７’ ・・・容−ボ゛電極、 １０“、１７
“・・・・ゲート電極、１１・・・・Ｎ型のソース、ト
レイン領域、１２，１９・・・・・層間絶縁ハ１，１３
，２ｏ・・ワード線となる配線層、２３・・・ ボロン
イオン−Ｃある。 ）【ルｌ゛− 代理人 弁理士 内 原 Ｆ冒、４ 第１ 図 第２ 図 単３ 図 δ 第４ 凶 ≦ ＋＋ｔ＋１３ ψ ４ 第１／ド１ ／４ 第１２ 図 ／ 牛１３ 図 １４ ／７ １乙、／ ヤ／Ｓ図 ７４ ／２ 、も１６ 圓
である。第９図は第１の実施例の効果を確認するために
作られたテスト装置のＩｌｌ、ｌ−ｒ面図であり、第１
０図は実験データにもとすく上記効果を示す図である。 第１１図乃至第１６１７１は不発明の第２の実施例金示
す断面図である。 尚１図において、 １．２１・・・ｐム１リシリコン基板、２．２２・・・
・・フィールド酸化膜、３・・ ・気相成長ぽ化膜、４
゜１５・・・・・フォトレジスト、訃・・−ｎ型不純物
全ドープした酸化膜、６．１４ ・・・ｎ型不純物拡散
層。 ７・・・・・ｎ型不純物金ドープした酸化膜、８・・・
・・ｎ型不純物拡散層、９．１６・ ゲート酸化膜、容
量絶縁膜、１０．１７・・・多結晶シリコン膜。 １０’、１７’ ・・・容−ボ゛電極、 １０“、１７
“・・・・ゲート電極、１１・・・・Ｎ型のソース、ト
レイン領域、１２，１９・・・・・層間絶縁ハ１，１３
，２ｏ・・ワード線となる配線層、２３・・・ ボロン
イオン−Ｃある。 ）【ルｌ゛− 代理人 弁理士 内 原 Ｆ冒、４ 第１ 図 第２ 図 単３ 図 δ 第４ 凶 ≦ ＋＋ｔ＋１３ ψ ４ 第１／ド１ ／４ 第１２ 図 ／ 牛１３ 図 １４ ／７ １乙、／ ヤ／Ｓ図 ７４ ／２ 、も１６ 圓
Claims (2)
- （１）半導体基板の表面に選択的に溝を設け、該溝の側
壁の表面から該側壁の内部へ向って前記半導体基板と同
導電型の第１の不純物領域および逆導電型の第２の不純
物領域が設けられ、該第１の不純物領域の該側壁表面か
らの深さは該第２の不純物領域の該側壁表面からの深さ
よりも深くなっており、前記溝を含む半導体基板の部分
の表面に絶縁膜を設け、該絶祿膜上に電極を設け、これ
によ５ ］トランジスタ型記憶素子の容量部を形成した
ことを特徴とする半導体装置。 - （２）半導体基Ｍに該基板と同導電型の不純物全イオン
注入する工程と、前記不純物を基板内に拡散する工程と
、前記基板内にその深さが前記不純物全拡散した深さよ
りも浅い溝を形成する工程と、前記６４を含んだ領域の
基板表面に絶縁膜及び容量電極を形成する工程とを有す
ることを特徴とする半導体装１ｒの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146911A JPS6037765A (ja) | 1983-08-11 | 1983-08-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146911A JPS6037765A (ja) | 1983-08-11 | 1983-08-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6037765A true JPS6037765A (ja) | 1985-02-27 |
| JPH0367348B2 JPH0367348B2 (ja) | 1991-10-22 |
Family
ID=15418351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146911A Granted JPS6037765A (ja) | 1983-08-11 | 1983-08-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037765A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51130178A (en) * | 1975-05-07 | 1976-11-12 | Hitachi Ltd | Semiconductor memory |
| JPS54121080A (en) * | 1978-03-13 | 1979-09-19 | Nec Corp | Semiconductor device |
| JPS5666064A (en) * | 1979-10-31 | 1981-06-04 | Mitsubishi Electric Corp | Semiconductor device |
-
1983
- 1983-08-11 JP JP58146911A patent/JPS6037765A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51130178A (en) * | 1975-05-07 | 1976-11-12 | Hitachi Ltd | Semiconductor memory |
| JPS54121080A (en) * | 1978-03-13 | 1979-09-19 | Nec Corp | Semiconductor device |
| JPS5666064A (en) * | 1979-10-31 | 1981-06-04 | Mitsubishi Electric Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0367348B2 (ja) | 1991-10-22 |
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