JPH0367348B2 - - Google Patents
Info
- Publication number
- JPH0367348B2 JPH0367348B2 JP58146911A JP14691183A JPH0367348B2 JP H0367348 B2 JPH0367348 B2 JP H0367348B2 JP 58146911 A JP58146911 A JP 58146911A JP 14691183 A JP14691183 A JP 14691183A JP H0367348 B2 JPH0367348 B2 JP H0367348B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- depth
- semiconductor substrate
- transistor
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置およびその製造方法にかか
り、とくにMIS型半導体記憶装置の容量部の構造
およびその製造方法に関する。
り、とくにMIS型半導体記憶装置の容量部の構造
およびその製造方法に関する。
絶縁ゲート型電界効果トランジスタを用いた記
憶装置として今日最も広く用いられているものは
一個のトランジスタ及びそれを隣接して設けられ
た容量とによつて構成された謂ゆる“１トランジ
スタ型”記憶装置である。本記憶装置に於てはト
ランジスタのゲートはワード線に連絡され、ソー
ス、ドレイン拡散層の一方はデイジツト線に連結
され、容量ゲート下に著積された電荷の有無が反
転情報に対応する。
憶装置として今日最も広く用いられているものは
一個のトランジスタ及びそれを隣接して設けられ
た容量とによつて構成された謂ゆる“１トランジ
スタ型”記憶装置である。本記憶装置に於てはト
ランジスタのゲートはワード線に連絡され、ソー
ス、ドレイン拡散層の一方はデイジツト線に連結
され、容量ゲート下に著積された電荷の有無が反
転情報に対応する。
近年、半導体装置の集積化の進展に伴い素子の
微細化が要請されている。１トランジスタ型記憶
装置の微細化に於ては情報判定の容易さ、放射線
への耐性を維持するために容量値の減少は極力避
けねばならない。このため、従来技術に於ては、
絶縁膜の膜厚を薄くすることによつてCSの低下を
抑えていたが、この方法も薄膜化に伴うピンホー
ル密度の増加、或いは耐圧の低下等のために必ず
しも充分な方法とは言えなかつた。
微細化が要請されている。１トランジスタ型記憶
装置の微細化に於ては情報判定の容易さ、放射線
への耐性を維持するために容量値の減少は極力避
けねばならない。このため、従来技術に於ては、
絶縁膜の膜厚を薄くすることによつてCSの低下を
抑えていたが、この方法も薄膜化に伴うピンホー
ル密度の増加、或いは耐圧の低下等のために必ず
しも充分な方法とは言えなかつた。
近年、容量値の増加をはかるために容量部の半
導体基板内に溝を設け容量の表面積を大きくする
ことによつて容量値の増加を行う方法が考案され
ている。しかしながら、上記方法では隣接する記
憶セル、すなわち１トランジスタ型記憶素子の溝
間隔を短くした場合、溝間に漏洩電流が流れ易い
という欠点があつた。この理由は、溝の側面から
基板内へ伸びる空乏層が合体したため溝間にパン
テスルーが起り、それに伴い、溝間に電流が流れ
ることにある。このためセル内の蓄積電気が消滅
し情報は失われてしまう。上記現象を防止する一
方法として、不純物濃度の高い基板を使用するこ
とが考えられるが、この場合には容量部以外の素
子特性にも影響が及ぶため好ましくない。
導体基板内に溝を設け容量の表面積を大きくする
ことによつて容量値の増加を行う方法が考案され
ている。しかしながら、上記方法では隣接する記
憶セル、すなわち１トランジスタ型記憶素子の溝
間隔を短くした場合、溝間に漏洩電流が流れ易い
という欠点があつた。この理由は、溝の側面から
基板内へ伸びる空乏層が合体したため溝間にパン
テスルーが起り、それに伴い、溝間に電流が流れ
ることにある。このためセル内の蓄積電気が消滅
し情報は失われてしまう。上記現象を防止する一
方法として、不純物濃度の高い基板を使用するこ
とが考えられるが、この場合には容量部以外の素
子特性にも影響が及ぶため好ましくない。
本発明は上記欠点を取り除き、隣接する溝間隔
を狭められ、且つ高い容量値の得られる構造を提
供することを目的とする。
を狭められ、且つ高い容量値の得られる構造を提
供することを目的とする。
又、本発明は上記欠点を取り除き、隣接する溝
の間隔を短くした場合にもパンチスルーが起らな
い有効な方法を提供することを目的とする。
の間隔を短くした場合にもパンチスルーが起らな
い有効な方法を提供することを目的とする。
本発明では、溝の側面に基板と同導電型の不純
物及び反対導電型を不純物を拡散し基板と反対導
電型の不純物の拡散深さを基板と同導電型の不純
物の拡散深さよりも浅くした構造とするこによ
り、パンチスルーを抑え、且つ、側面に形成され
たPN接合の容量を利用することにより、高容量
値が得られるという新規な発想に基づく。
物及び反対導電型を不純物を拡散し基板と反対導
電型の不純物の拡散深さを基板と同導電型の不純
物の拡散深さよりも浅くした構造とするこによ
り、パンチスルーを抑え、且つ、側面に形成され
たPN接合の容量を利用することにより、高容量
値が得られるという新規な発想に基づく。
すなわち本発明の特徴は、半導体基板の表面に
選択的に溝を設け、該溝を側壁の表面から該側壁
の内部に向つて半導体基板と同じ導電型で半導体
基板より高濃度の第１の不純物領域および逆導電
型の第２の不純物領域が設けられ、この第１の不
純物領域の側壁表面からの深さは第２の不純物領
域の側壁表面からの深さよりも深くなつており、
前記溝を含む半導体基板の部分の表面に絶縁膜を
設け、この絶縁膜上に電極を設け、これにより１
トランジスタ型記憶素子の容量部を形成した半導
体装置にある。
選択的に溝を設け、該溝を側壁の表面から該側壁
の内部に向つて半導体基板と同じ導電型で半導体
基板より高濃度の第１の不純物領域および逆導電
型の第２の不純物領域が設けられ、この第１の不
純物領域の側壁表面からの深さは第２の不純物領
域の側壁表面からの深さよりも深くなつており、
前記溝を含む半導体基板の部分の表面に絶縁膜を
設け、この絶縁膜上に電極を設け、これにより１
トランジスタ型記憶素子の容量部を形成した半導
体装置にある。
又、本発明の他の特徴は、半導体基板にこの基
板と同じ導電型の不純物をイオン注入する工程
と、たとえば熱処理によりこの不純物を基板内に
拡散する工程と、この基板内にその深さが前記不
純物を拡散した深さよりも浅い溝を形成する工程
と、この溝を含んだ領域の基板表面に絶縁膜及び
容量電極を形成する工程とを含む半導体装置の製
造方法にある。
板と同じ導電型の不純物をイオン注入する工程
と、たとえば熱処理によりこの不純物を基板内に
拡散する工程と、この基板内にその深さが前記不
純物を拡散した深さよりも浅い溝を形成する工程
と、この溝を含んだ領域の基板表面に絶縁膜及び
容量電極を形成する工程とを含む半導体装置の製
造方法にある。
次に実施例を図面に基づいて説明する。
第１図乃至第８図は第１の実施例を示すもので
ある。
ある。
第１図に於てｐ型シリコン基板１上には通常の
選択酸化法により選択的に厚いフイールド酸化膜
２が形成されている。フイールド領域以外ではシ
リコン基板が露出している。次に、第２図に示す
様に、全面に酸化膜３を気相成長法で被着し、フ
オトレジスト４を用いてフオトエツチング工程に
より酸化膜３に選択的に開口を形成し、更に、エ
ツチング工程により基板内に溝を形成する。エツ
チングには通常のリアクテイブイオンエツチング
を使用し、酸化膜３はフオトレジスト４と共にエ
ツチングのマスクとして使われる。次に、第３図
に示す様に酸化膜３及びフオトレジスト４を除去
する。次に第４図に示す様に全面にｐ型不純物を
ドープした酸化膜５を被着し、フオトエツチング
工程により、容量部形成予定領域以外の前記酸化
膜５を除去する。次に熱処理を行い、前記酸化膜
から基板内部へｐ型不純物の拡散を行い、ｐ型高
濃度領域６が得られる。該高濃度領域６は溝側面
からの基板内部への空乏層の拡がりを抑え、隣接
する構間のパンチスルーを防止する。次に第５図
に示す様に、第４図と同様の工程によりｎ型不純
物をドープした気相成長酸化膜７より基板中にｎ
型不純物をドープする。これによるｎ型不純物領
域８の拡散深さは、前記ｐ型不純物６よりも充分
に浅くする。本工程により容量部の閾値電圧は低
下し、充分な電荷蓄積量が得られる。
選択酸化法により選択的に厚いフイールド酸化膜
２が形成されている。フイールド領域以外ではシ
リコン基板が露出している。次に、第２図に示す
様に、全面に酸化膜３を気相成長法で被着し、フ
オトレジスト４を用いてフオトエツチング工程に
より酸化膜３に選択的に開口を形成し、更に、エ
ツチング工程により基板内に溝を形成する。エツ
チングには通常のリアクテイブイオンエツチング
を使用し、酸化膜３はフオトレジスト４と共にエ
ツチングのマスクとして使われる。次に、第３図
に示す様に酸化膜３及びフオトレジスト４を除去
する。次に第４図に示す様に全面にｐ型不純物を
ドープした酸化膜５を被着し、フオトエツチング
工程により、容量部形成予定領域以外の前記酸化
膜５を除去する。次に熱処理を行い、前記酸化膜
から基板内部へｐ型不純物の拡散を行い、ｐ型高
濃度領域６が得られる。該高濃度領域６は溝側面
からの基板内部への空乏層の拡がりを抑え、隣接
する構間のパンチスルーを防止する。次に第５図
に示す様に、第４図と同様の工程によりｎ型不純
物をドープした気相成長酸化膜７より基板中にｎ
型不純物をドープする。これによるｎ型不純物領
域８の拡散深さは、前記ｐ型不純物６よりも充分
に浅くする。本工程により容量部の閾値電圧は低
下し、充分な電荷蓄積量が得られる。
次に、第６図に示う様に前記気相成長酸化膜７
を除去し、薄い容量絶縁膜、ゲート酸化膜９を露
出する表面に形成し、その上にたとえば多結晶シ
リコン層１０を形成し、これを選択的に除去し
て、容量電極１０′、ゲート電極１０″を形成する
（第７図）。次に表面CVD二酸化シリコン膜１２
等の表面保護膜を形成し、これに開孔を設けて、
ワード線となる金属配線層１３を延在地ゲート電
極１０″に接続する（第８図）。
を除去し、薄い容量絶縁膜、ゲート酸化膜９を露
出する表面に形成し、その上にたとえば多結晶シ
リコン層１０を形成し、これを選択的に除去し
て、容量電極１０′、ゲート電極１０″を形成する
（第７図）。次に表面CVD二酸化シリコン膜１２
等の表面保護膜を形成し、これに開孔を設けて、
ワード線となる金属配線層１３を延在地ゲート電
極１０″に接続する（第８図）。
第９図に上記第１の実施例のように形成された
溝を有する容量部を中央のフイールド絶縁膜２を
はさんで左右にそれぞれ設け、容量電極１０′に
印加する。電圧VGを変化させて、左右の容量部
間を太い矢印←→で示すような間を流れるリーク電
流、すなわち隣接するセル間のリーク電流を測定
した。この結果を第１０図に示す。これにより本
発明のP+高濃度領域８によりセル間のリーク電
流が減少することがわかる。
溝を有する容量部を中央のフイールド絶縁膜２を
はさんで左右にそれぞれ設け、容量電極１０′に
印加する。電圧VGを変化させて、左右の容量部
間を太い矢印←→で示すような間を流れるリーク電
流、すなわち隣接するセル間のリーク電流を測定
した。この結果を第１０図に示す。これにより本
発明のP+高濃度領域８によりセル間のリーク電
流が減少することがわかる。
次に第１１図乃至第１６図に本発明の第２の実
施例を説明する。
施例を説明する。
第１１図において、ｐ型シリコン基板２１上に
は通常の選択酸化法により厚いフイールド酸化膜
２２が選択的に形成されている。次にｐ型不純物
例えばボロン２３をイオン注入する。注入イオン
のエネルギは数10KeV〜数百KeV、注入量は
1012〜1013／cm2程度が適当である。次に第１２図
に示した様に熱処理によりｐ型不純物を基板内に
拡散して高濃度のp+型領域１４を形成する。熱
処理温度は1000〜1200℃時間は数時間〜数十時間
が適当である。かくして拡散層１４の深さは数μ
程度となる。次に第１３図に示した様にフオトレ
ジスト１５を用いたフオトエツチング工程により
溝を形成する。溝の深さは拡散層４の深さを越え
ない程度とする。第１４図に示した様にゲート絶
縁膜、容量絶縁膜１６が形成され、次に容量及び
ゲート電極となるべき導電性被膜が、たとえば多
結晶シリコン１７が被着される。次に、第１５図
に示した様にフオトエツチング工程により容量部
電極１７′及びゲート電極１７″となるべき部分以
外の多結晶シリコンは除去される。次に第１６図
に示した様に、多結晶シリコンをマスクとしてト
ランジスタのソース及びドレイン領域１８にｎ型
不純物ｎをイオン注入により導入する。トランジ
スタのソース・ドレイン領域の一方はビツト線
に、他の一方は記憶セルのキヤパシターに接続さ
れる。次に、全面を絶縁膜１９で被覆し、フオト
エツチング工程によりコンタクト開口を形成し、
次に、電極金属２０を披着し、フオトエツチング
工程を経てワード線が形成され、中央のフイール
ド絶縁膜１２の左右にそれぞれ記憶セルが完成す
る。
は通常の選択酸化法により厚いフイールド酸化膜
２２が選択的に形成されている。次にｐ型不純物
例えばボロン２３をイオン注入する。注入イオン
のエネルギは数10KeV〜数百KeV、注入量は
1012〜1013／cm2程度が適当である。次に第１２図
に示した様に熱処理によりｐ型不純物を基板内に
拡散して高濃度のp+型領域１４を形成する。熱
処理温度は1000〜1200℃時間は数時間〜数十時間
が適当である。かくして拡散層１４の深さは数μ
程度となる。次に第１３図に示した様にフオトレ
ジスト１５を用いたフオトエツチング工程により
溝を形成する。溝の深さは拡散層４の深さを越え
ない程度とする。第１４図に示した様にゲート絶
縁膜、容量絶縁膜１６が形成され、次に容量及び
ゲート電極となるべき導電性被膜が、たとえば多
結晶シリコン１７が被着される。次に、第１５図
に示した様にフオトエツチング工程により容量部
電極１７′及びゲート電極１７″となるべき部分以
外の多結晶シリコンは除去される。次に第１６図
に示した様に、多結晶シリコンをマスクとしてト
ランジスタのソース及びドレイン領域１８にｎ型
不純物ｎをイオン注入により導入する。トランジ
スタのソース・ドレイン領域の一方はビツト線
に、他の一方は記憶セルのキヤパシターに接続さ
れる。次に、全面を絶縁膜１９で被覆し、フオト
エツチング工程によりコンタクト開口を形成し、
次に、電極金属２０を披着し、フオトエツチング
工程を経てワード線が形成され、中央のフイール
ド絶縁膜１２の左右にそれぞれ記憶セルが完成す
る。
第１図乃至第８図は本発明の第１の実施例を示
す断面図である。第９図は第１の実施例の効果を
確認するために作られたテスト装置の断面図であ
り、第１０図は実験データにもとずく上記効果を
示す図である。第１１図乃至第１６図は本発明の
第２の実施例を示す断面図である。 尚、図において、１，２１……ｐ型シリコン基
板、２，２２……フイールド酸化膜、３……気相
成長酸化膜、４，１５……フオトレジスト、５…
…ｐ型不純物をドープした酸化膜、６，１４……
ｐ型不純物拡散層、７……ｎ型不純物をドープし
た酸化膜、８……ｎ型不純物拡散層、９，１６…
…ゲート酸化膜、容量絶縁膜、１０，１７……多
結晶シリコン膜、１０′，１７′……容量電極、１
０″，１７″……ゲート電極、１１……Ｎ型のソー
ス、ドレイン領域、１２，１９……層間絶縁層、
１３，２０……ワード線となる配線層、２３……
ボロンイオンである。
す断面図である。第９図は第１の実施例の効果を
確認するために作られたテスト装置の断面図であ
り、第１０図は実験データにもとずく上記効果を
示す図である。第１１図乃至第１６図は本発明の
第２の実施例を示す断面図である。 尚、図において、１，２１……ｐ型シリコン基
板、２，２２……フイールド酸化膜、３……気相
成長酸化膜、４，１５……フオトレジスト、５…
…ｐ型不純物をドープした酸化膜、６，１４……
ｐ型不純物拡散層、７……ｎ型不純物をドープし
た酸化膜、８……ｎ型不純物拡散層、９，１６…
…ゲート酸化膜、容量絶縁膜、１０，１７……多
結晶シリコン膜、１０′，１７′……容量電極、１
０″，１７″……ゲート電極、１１……Ｎ型のソー
ス、ドレイン領域、１２，１９……層間絶縁層、
１３，２０……ワード線となる配線層、２３……
ボロンイオンである。
Claims (1)
- １ 半導体基板に１個のトランジスタ及びそれに
隣接して設けられた容量によつて構成される１ト
ランジスタ型記憶素子を有する半導体装置におい
て、前記半導体基板内に該基板と同一導電型の第
１の不純物領域が選択的に設けられ、該容量が形
成されるべき半導体基板の表面に選択的に溝が設
けられ、該溝の深さは、前記第１の不純物領域の
深さよりも浅くなされ、前記溝の底部及び側壁部
の半導体基板表面には該基板と反対導電型の第２
の不純物領域が設けられ、溝の底部及び側壁部の
半導体基板表面から前記第２の不純物領域の深さ
は、前記第１の不純物領域の深さよりも浅くなさ
れ、前記溝を含む半導体基板の表面には絶縁膜が
設けられ、該絶縁膜上に電極を設け、これにより
１トランジスタ型記憶素子の前記容量を形成した
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146911A JPS6037765A (ja) | 1983-08-11 | 1983-08-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146911A JPS6037765A (ja) | 1983-08-11 | 1983-08-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6037765A JPS6037765A (ja) | 1985-02-27 |
| JPH0367348B2 true JPH0367348B2 (ja) | 1991-10-22 |
Family
ID=15418351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146911A Granted JPS6037765A (ja) | 1983-08-11 | 1983-08-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037765A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812739B2 (ja) * | 1975-05-07 | 1983-03-10 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS54121080A (en) * | 1978-03-13 | 1979-09-19 | Nec Corp | Semiconductor device |
| JPS5666064A (en) * | 1979-10-31 | 1981-06-04 | Mitsubishi Electric Corp | Semiconductor device |
-
1983
- 1983-08-11 JP JP58146911A patent/JPS6037765A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6037765A (ja) | 1985-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4734384A (en) | Process for manufacturing semiconductor memory device | |
| US4250519A (en) | Semiconductor devices having VMOS transistors and VMOS dynamic memory cells | |
| KR100486187B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US5106774A (en) | Method of making trench type dynamic random access memory device | |
| US4233616A (en) | Semiconductor non-volatile memory | |
| KR900002914B1 (ko) | 반도체기억장치 및 그 제조방법 | |
| JPS6155258B2 (ja) | ||
| KR950012744B1 (ko) | 반도체 기억장치의 제조방법 | |
| JP3421230B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2624709B2 (ja) | 半導体装置の製造方法 | |
| US5286666A (en) | Method of producing semiconductor memory device | |
| JPH0793366B2 (ja) | 半導体メモリおよびその製造方法 | |
| JPS61107768A (ja) | 半導体記憶装置 | |
| JPS6036106B2 (ja) | 半導体記憶装置 | |
| JPH0367348B2 (ja) | ||
| JPS6156444A (ja) | 半導体装置 | |
| JP2900717B2 (ja) | 半導体装置 | |
| JP3083434B2 (ja) | 半導体装置の製造方法 | |
| US6403440B1 (en) | Method for fabricating a stacked capacitor in a semiconductor configuration, and stacked capacitor fabricated by this method | |
| KR890003216B1 (ko) | 디램셀의 제조방법 | |
| JPS627152A (ja) | 半導体メモリ | |
| JPH0666439B2 (ja) | 半導体記憶装置 | |
| JPS6281750A (ja) | 半導体集積回路装置 | |
| KR910007781B1 (ko) | 반도체 메모리 제조방법 | |
| JPH0740592B2 (ja) | 半導体メモリ |