JPS6038823A - 半導体装置 - Google Patents

半導体装置

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JPS6038823A
JPS6038823A JP58146923A JP14692383A JPS6038823A JP S6038823 A JPS6038823 A JP S6038823A JP 58146923 A JP58146923 A JP 58146923A JP 14692383 A JP14692383 A JP 14692383A JP S6038823 A JPS6038823 A JP S6038823A
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JP
Japan
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layer
limited
solder
nicr
film
Prior art date
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Pending
Application number
JP58146923A
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English (en)
Inventor
Katsuaki Yanagisawa
柳沢 克明
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NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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  • Electrodes Of Semiconductors (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の裏面電極構造に関するものである
トランジスター等の半導体素子の裏面電極、114成及
びその後面電極構、或方法は、従来酸々の構造及びその
構l戊方法がとられてj=−9、最も一般的に用いられ
てきた構造としては蒸着等で金(へU月漠を形成し、熱
でアロイするものがあげられる。これらのAuアロイ素
子全基板等にマウントする場合には、いわゆるハードソ
ルグ(例えばAu片又はAu−8b片等)にて、マウン
)k行うのが常であった。しかし1、上記ハードソルダ
一方式はベレットサイズが大きいとベレットクラック衾
I、φこしたり、又、ハードソルク”−は全音用いてい
るため、。
その価格が高いという欠点があった。
そこで、近年tま、ハードソルダ一方式から、上記欠点
を補9目的でノットソルダー(i′b−8++ −Ag
 )方式が、かなり使われるようにな・っでさた。この
場合ペレット素子の裏面も従来のAuJuイ構造のもの
をそのま寸ソフトソルダーに使用し、た場合、Auが収
容芒れ裏面抵抗が増加して[7“ま9ため、素子の裏面
構造も変更する必要を生じ一般にオーミック性の点など
を考慮、して、IN i層、Au層合金順次メッキ法ど
で形成したり、111層、A、9層、Al1層を蒸着方
法で順次形成する方法がしはしげ用いられている。こC
で従来方法の一例ff:i+図に示す。半導体基板11
の裏面をエツチングしたものに、へ1層12 、 Ag
層13.AuJm14’に順次蒸着し、しかる後、約5
00°0で10分シンターする。しかし、」1記のよう
な従来構造のものであると、N1膜は元来あ−I8す密
層性が良くないため、ハンダにくわれたり、膜ハガレを
秒こしたりし、又、N+−へU膜のものでは、シンター
により、Au及びSi がN1中に拡散し、Au−8j
合金ケ作るため、ソフトソルダーとなじ!:ないなどの
欠点があり、又、Agは酸化しやすいためハンダとなじ
まなくなったりするなどという欠点があった。
そこで本発明は、上記欠点であるハンダとのヌレ性の改
善及び、膜の密層性の向上を目的としたもので、本発明
は、半導体基体の裏面に第一層としてニッケルクロム(
Nier)層が形IjZさiL、Nler層上に第2層
として、パラジウム層か形成でれ、第3層として第3の
導体層が形成さす1.ていること′f3:特徴とする半
導体製置である。
以下に本発明を実施例をもとにして、第2図を参照しな
がら、説明する。
Sl ウェハー21の裏Ifi金研磨した区、スパッタ
法により、3000人+7) N i (、l r層2
2 、2oooAの1d7i23 、4oooAのAu
層24を順次、形成する。しかる後、約500υで10
分シンターする。
以上のようにして本発明により、作られ7′(、半導体
素子は、〕7トソルダーによるマソント金行っても裏面
抵抗の増IAJもなく、又、1“4iCrは、′藩着性
が良く、ハンダを7二も強い7tめ、ハンダにも強いた
め、ハンダによるクヮレもなく、又、パラジウム層が中
間にはいっているため、シンター熱による1sIIcr
及びSlの拡散も防げ、ハンダとのなじみも、すぐれて
いる。なお本実施?lJ rはN1Ur(1000A)
 −)’ d (2(JOOA)Au (40UOA)
 (D例fzあけたが、膜厚はもちろんこの限りではな
く、又、構成方法もスパッタ法rあげたが、こJしもこ
の限りでなく、蒸オf方法でも良い。それに膜構成も、
3層とは限らずNiCr−Pd −A、9−AL+%7
;、の4層あるいは、更にそれ以上でも良い。又拡散防
止層もパラジウムとは限らず、同等のものならば良い。
以上のように本発明は、ン7トソルクーーマウント方式
を可能にし、信頼性のすぐれ、がっ、経済的な牛導体装
置金、提供することができる。
【図面の簡単な説明】
第1図は従来技術r示す図てあり、第2図は本発明によ
る実施り1jを示す図であ、5゜図中で、11.21・
・・・・・8iウエハー、12・・・・・・Ni層、2
2・・・・・・N1(jr層、13・・・・・・A!I
l書、23−−−−−−Pa1w、14,24−−・−
Au、+<≧;、全それぞれ示す。 代理人 升理土 日 原 晋

Claims (1)

    【特許請求の範囲】
  1. 牛4体基体の裏面に、第1層としてニッケルクロム層が
    形成され、該ニッケルクロム層上に第2層としてパラジ
    ウム層が形成され、その上に第3層として導体層が形成
    されていること全特徴とする半導体装置。
JP58146923A 1983-08-11 1983-08-11 半導体装置 Pending JPS6038823A (ja)

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JP58146923A JPS6038823A (ja) 1983-08-11 1983-08-11 半導体装置

Applications Claiming Priority (1)

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JP58146923A JPS6038823A (ja) 1983-08-11 1983-08-11 半導体装置

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JPS6038823A true JPS6038823A (ja) 1985-02-28

Family

ID=15418623

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58146923A Pending JPS6038823A (ja) 1983-08-11 1983-08-11 半導体装置

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JP (1) JPS6038823A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63310552A (ja) * 1987-06-12 1988-12-19 Ushio Inc 白熱電球の製造方法
JPH0351854U (ja) * 1989-09-28 1991-05-20
JPH0414750A (ja) * 1990-05-08 1992-01-20 Koito Mfg Co Ltd ウエッジベースバルブにおけるリード線の封止方法
EP0701281A3 (de) * 1994-09-07 1996-09-11 Heraeus Gmbh W C Substrat mit bondfähiger Beschichtung

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS586143A (ja) * 1981-07-02 1983-01-13 Matsushita Electronics Corp 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS586143A (ja) * 1981-07-02 1983-01-13 Matsushita Electronics Corp 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63310552A (ja) * 1987-06-12 1988-12-19 Ushio Inc 白熱電球の製造方法
JPH0351854U (ja) * 1989-09-28 1991-05-20
JPH0414750A (ja) * 1990-05-08 1992-01-20 Koito Mfg Co Ltd ウエッジベースバルブにおけるリード線の封止方法
EP0701281A3 (de) * 1994-09-07 1996-09-11 Heraeus Gmbh W C Substrat mit bondfähiger Beschichtung

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