JPS6038848A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6038848A JPS6038848A JP58146352A JP14635283A JPS6038848A JP S6038848 A JPS6038848 A JP S6038848A JP 58146352 A JP58146352 A JP 58146352A JP 14635283 A JP14635283 A JP 14635283A JP S6038848 A JPS6038848 A JP S6038848A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- package
- groove
- bent
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体パッケージに関し、特に、リードを折り
曲げている半導体装置において、パッケージ幅を増大さ
せ大形化する半導体チップの搭載を可能とする技術に関
する。
曲げている半導体装置において、パッケージ幅を増大さ
せ大形化する半導体チップの搭載を可能とする技術に関
する。
半導体パッケージの外部端子（リード）は、たとえばプ
ラスチックタイプのパッケージあるいはサーディツプタ
イプのパッケージにおいては、封止を完成した後、パッ
ケージ下方向に折り曲げを行っている。
ラスチックタイプのパッケージあるいはサーディツプタ
イプのパッケージにおいては、封止を完成した後、パッ
ケージ下方向に折り曲げを行っている。
ところで、リード間隔、例えば、封止体の両側面に配列
されたー側面リードと他側面リードとの間隔にライては
Ｉ Ｅ Ｃ（Ｉｎｔｅｒｎａｔ １ｏｎａｌ Ｅｌｅｃ
ｔｒｏ−ｔｅｃｎｉｃａｌ Ｃｏｒｒｍｉｓｓｉｏｎ）
外形規格が、ｂす、３００ｍ１ｌ 、 ６００ｍ１ｌと
いうような規格がなされている。したがって、リード間
隔についてし」、このような規格内におさめる必要があ
り、その際上記したリード曲り部やリード厚なども考慮
しておく必要がある。
されたー側面リードと他側面リードとの間隔にライては
Ｉ Ｅ Ｃ（Ｉｎｔｅｒｎａｔ １ｏｎａｌ Ｅｌｅｃ
ｔｒｏ−ｔｅｃｎｉｃａｌ Ｃｏｒｒｍｉｓｓｉｏｎ）
外形規格が、ｂす、３００ｍ１ｌ 、 ６００ｍ１ｌと
いうような規格がなされている。したがって、リード間
隔についてし」、このような規格内におさめる必要があ
り、その際上記したリード曲り部やリード厚なども考慮
しておく必要がある。
ところが、近時、半導体チップのサイズは高集積化など
に伴ない増々大形化する傾向にあり、それにつれこの半
導体チップを収納するパッケージ幅も次第に増大せざる
を得ない傾向にあるが、リード曲り部、リード厚さなど
の関係で、リード間隔を３ＱＱｍｉｌや６００ｍ１ｌ［
規定すると、パッケージ幅をどうしても３００ｍ１１以
下、ないし６００ｍ１１以下にせざるを得ない。それ故
、パッケージ幅を大きくとれないために犬チノグ搭載に
限界を生ずるという不都合があることが本発明者によっ
て明らかにされた。
に伴ない増々大形化する傾向にあり、それにつれこの半
導体チップを収納するパッケージ幅も次第に増大せざる
を得ない傾向にあるが、リード曲り部、リード厚さなど
の関係で、リード間隔を３ＱＱｍｉｌや６００ｍ１ｌ［
規定すると、パッケージ幅をどうしても３００ｍ１１以
下、ないし６００ｍ１１以下にせざるを得ない。それ故
、パッケージ幅を大きくとれないために犬チノグ搭載に
限界を生ずるという不都合があることが本発明者によっ
て明らかにされた。
本発明はかかる不都合を解消し、パッケージ幅をリード
間隔と同じあるいはそれ以上にし、大チップ搭載を可能
にする重要な技術を提供することを目的とする。
間隔と同じあるいはそれ以上にし、大チップ搭載を可能
にする重要な技術を提供することを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、パッケージ側面へ、予じめ曲げリードを埋め
る（１すを作っておき、この溝を利用してリードを折り
曲げることにより、リード間隔をそのままにしてパッケ
ージ幅を大きくし、大チップ搭載を可能にするものであ
る。
る（１すを作っておき、この溝を利用してリードを折り
曲げることにより、リード間隔をそのままにしてパッケ
ージ幅を大きくし、大チップ搭載を可能にするものであ
る。
〔実施例１〕
本発明をデュアルインライン型のプラスチックパッケー
ジを用いた半導体装置に適用した例を第１図に示す。第
１図にて、１は樹脂封止体であり、例えばエポキシ樹脂
により構成され、例えばトランスファモールドにより形
成される。また、２は当該封止体の外部に引出されたリ
ード（リード線）であり、例えば鉄−ニッケル合金によ
り構成され、半田コートなどが施される。さらに、３は
封止体の側面に刻設された溝部であり、多数配列された
リード２の下部に設けられる。尚第１図は図示のように
、リード線折り曲げ前の状態を示す。この第１図に示す
状態から、リード２が、第２図に示すように、前記溝部
３のガイドにより、折り曲げられる。第３図は、第２図
に示すパッケージの半導体チップが搭載された位置およ
び外部リード位置を横切る断面図である。
ジを用いた半導体装置に適用した例を第１図に示す。第
１図にて、１は樹脂封止体であり、例えばエポキシ樹脂
により構成され、例えばトランスファモールドにより形
成される。また、２は当該封止体の外部に引出されたリ
ード（リード線）であり、例えば鉄−ニッケル合金によ
り構成され、半田コートなどが施される。さらに、３は
封止体の側面に刻設された溝部であり、多数配列された
リード２の下部に設けられる。尚第１図は図示のように
、リード線折り曲げ前の状態を示す。この第１図に示す
状態から、リード２が、第２図に示すように、前記溝部
３のガイドにより、折り曲げられる。第３図は、第２図
に示すパッケージの半導体チップが搭載された位置およ
び外部リード位置を横切る断面図である。
第３図にて、４は半導体チップであり、例えばシリコン
単結晶基板から成る。周知の技術によって、この半導体
チップ内には多数の回路素子が形成され、１つの回路機
能を与えている。回路素子は例えば、絶縁ゲート型電界
効果トランジスタ（ＭＯＳ）ジンジスタ）から成り、こ
れらの回路素子によって、例えば論理回路およびメモリ
回路機能が形成されている。また、５はコネクタワイヤ
であり、例えばＡＡ線から構成され、半導体チップ４と
リード２とを電気的に接続する。
単結晶基板から成る。周知の技術によって、この半導体
チップ内には多数の回路素子が形成され、１つの回路機
能を与えている。回路素子は例えば、絶縁ゲート型電界
効果トランジスタ（ＭＯＳ）ジンジスタ）から成り、こ
れらの回路素子によって、例えば論理回路およびメモリ
回路機能が形成されている。また、５はコネクタワイヤ
であり、例えばＡＡ線から構成され、半導体チップ４と
リード２とを電気的に接続する。
このパッケージは、例えば、リードフレーム２０チツプ
搭載部としてのタブに半導体チップ４を搭載し、半導体
チップ４のポンディ／グパツトトリードフレーム側のボ
ンディングバクドとをコネクタワイヤ５により電気的に
接続し、樹脂封止を行い、封止体１を形成する。リード
２の折り曲げ前に予じめ封止体１の側面に、第３図に示
すような溝３を設けておく。このリードを折り込む溝３
の形成に際しては、リード２０曲り具合に沿って形成し
ておけばよく、樹脂封止の例えばトランスファーモール
ドの際の金型を工夫することにより容易に溝を形成する
ことができる。そして、第３図に示すように、封止体（
パッケージ本体）１に設けられた溝３の上部でリード２
を折り曲げする。
搭載部としてのタブに半導体チップ４を搭載し、半導体
チップ４のポンディ／グパツトトリードフレーム側のボ
ンディングバクドとをコネクタワイヤ５により電気的に
接続し、樹脂封止を行い、封止体１を形成する。リード
２の折り曲げ前に予じめ封止体１の側面に、第３図に示
すような溝３を設けておく。このリードを折り込む溝３
の形成に際しては、リード２０曲り具合に沿って形成し
ておけばよく、樹脂封止の例えばトランスファーモール
ドの際の金型を工夫することにより容易に溝を形成する
ことができる。そして、第３図に示すように、封止体（
パッケージ本体）１に設けられた溝３の上部でリード２
を折り曲げする。
この溝３の存在によりリード２の折り曲げ位置はパッケ
ージ最大幅（第３図、Ｘ）よりも内側になり、パッケー
ジ幅（Ｘ）をリード間隔（Ｙ）と同じにするかあるいは
それ以上にすることもできる。
ージ最大幅（第３図、Ｘ）よりも内側になり、パッケー
ジ幅（Ｘ）をリード間隔（Ｙ）と同じにするかあるいは
それ以上にすることもできる。
〔実施例２〕
本発明をデュアルインライン型のザーディンプパノケー
ジを用いた半導体装置に適用した例を第４図に示す。第
４図にて、６はキャップ、７はベース、８は封止材、９
は半導体チップ、１０はコネクタワイヤ、また１１はリ
ードを示す。キャップ６１ベース７はそれぞれ例えばセ
ラミックより構成され、封止材８は例えば低融点ガラス
により構成される。また、半導体チップ９．コネクタワ
イヤ１０．リード１１は実施例１と同好のものが例示さ
れる。上記のパッケージにあっては、第５図および第６
図に示すようにベース７の側面に溝１２を設ける。第５
図は第４図のベース７の一部であって、リード１１の折
り曲げ部が当接する部分を第４図中の矢印ＡまたはＢの
方向から拡大して示しである。第６図は第５図Ａ−Ａか
？断面図である。第７図は第４図Ｃ部の断面図を示す。
ジを用いた半導体装置に適用した例を第４図に示す。第
４図にて、６はキャップ、７はベース、８は封止材、９
は半導体チップ、１０はコネクタワイヤ、また１１はリ
ードを示す。キャップ６１ベース７はそれぞれ例えばセ
ラミックより構成され、封止材８は例えば低融点ガラス
により構成される。また、半導体チップ９．コネクタワ
イヤ１０．リード１１は実施例１と同好のものが例示さ
れる。上記のパッケージにあっては、第５図および第６
図に示すようにベース７の側面に溝１２を設ける。第５
図は第４図のベース７の一部であって、リード１１の折
り曲げ部が当接する部分を第４図中の矢印ＡまたはＢの
方向から拡大して示しである。第６図は第５図Ａ−Ａか
？断面図である。第７図は第４図Ｃ部の断面図を示す。
第７図に示すように、リード１１折り曲げ位置をパッケ
ージ最大幅よりも内側にしてあり、リードを折り曲げた
際に、リード１１の裏面の最大曲率の箇所がベース７０
表面に沿っている。第７図ではす−ド１１がセラミック
キャップ６と封止材８の端縁よりも一部突出し℃いるが
、これを内側にすることはもちろん可能である。
ージ最大幅よりも内側にしてあり、リードを折り曲げた
際に、リード１１の裏面の最大曲率の箇所がベース７０
表面に沿っている。第７図ではす−ド１１がセラミック
キャップ６と封止材８の端縁よりも一部突出し℃いるが
、これを内側にすることはもちろん可能である。
このようなパッケージは溝１２の形成に際しては、実施
例１と同様に所望のリードの曲り具合が得られる形状に
あらかじめ形成すれば良い。
例１と同様に所望のリードの曲り具合が得られる形状に
あらかじめ形成すれば良い。
（１）パッケージ側面へ、予じめ、曲げリードを埋める
溝を設けておき、リード折り曲げ時に、その溝をガイド
とし℃リードを折り曲げるので、溝内にリード曲り部分
やリード厚さを吸収でき、したがってその分パッケージ
幅を大きくすることができる。それ故、大チップ搭載が
可能であり、小形パッケージに大チップを搭載する技術
として重要である。
溝を設けておき、リード折り曲げ時に、その溝をガイド
とし℃リードを折り曲げるので、溝内にリード曲り部分
やリード厚さを吸収でき、したがってその分パッケージ
幅を大きくすることができる。それ故、大チップ搭載が
可能であり、小形パッケージに大チップを搭載する技術
として重要である。
（２）パッケージを大きくすることができるので、半導
体チップと封止体端部との距離が長くなり、水の浸透が
減少するので、耐湿性に富む高信頼度の半導体パッケー
ジが得られる。
体チップと封止体端部との距離が長くなり、水の浸透が
減少するので、耐湿性に富む高信頼度の半導体パッケー
ジが得られる。
（３）封止体が大となるので、インナーリードがより一
層深く埋め込まれることになり、リード引抜き強度が増
大し高信頼度の半導体パッケージが得られる。
層深く埋め込まれることになり、リード引抜き強度が増
大し高信頼度の半導体パッケージが得られる。
（４）溝のガイドによりリードが折り曲げられるので、
曲げ加工がし易くなる。
曲げ加工がし易くなる。
（５）従来折り曲げの際に、封止体にクランクを生じた
りすることがあったが、本発明によれば封止体にかかる
応力が低減されるので、クラックの発生などによる不良
を低減でき、島歩留で半導体パッケージが得られる。
りすることがあったが、本発明によれば封止体にかかる
応力が低減されるので、クラックの発生などによる不良
を低減でき、島歩留で半導体パッケージが得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例忙限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもな〜＼。
体的に説明したが、本発明は上記実施例忙限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもな〜＼。
たとえば、上記実施例では溝の断面形状を四角や曲面に
形成した例を示したが、本発明の目的を阻害しない範囲
で適宜構形状を変更することはさしつかえない。
形成した例を示したが、本発明の目的を阻害しない範囲
で適宜構形状を変更することはさしつかえない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体パッケージの
デュアルインラインタイプパッケージについて適用した
例を示したが、フラットタイプの半導体パッケージやリ
ード付チップキャリアなどにも適用できる。特に、本発
明は１パッケージ当りのパッケージ底面積に対し℃リー
ド断面積の大きな製品に有効である。
をその背景となった利用分野である半導体パッケージの
デュアルインラインタイプパッケージについて適用した
例を示したが、フラットタイプの半導体パッケージやリ
ード付チップキャリアなどにも適用できる。特に、本発
明は１パッケージ当りのパッケージ底面積に対し℃リー
ド断面積の大きな製品に有効である。
本発明は半導体装置のみならず、折り曲げたリードを有
する各種電子部品に適用することもできる。
する各種電子部品に適用することもできる。
図面は本発明の実施例を示し、第１図は本発明をＤＩＬ
Ｐタイプに適用した例を示す斜視図であってリード折り
曲げ前の状態を示す斜視図、第２図は同す−ド折り曲げ
後の状態を示す要部斜視図、 第３図は第２図における半導体チップ搭載位置および外
部リード位置を横断する断面図、第４図は本発明をＤＩ
ＬＧに適用した例を示す斜視図、 第５図は要部正面図、 第６図は第５図Ａ−Ａ綜断面図、 第７図は第４図Ｃ部側断面図である。 １・・・封止体、２・・・リード、３・・・溝、４・・
・半導体チップ、５・・・コネクタワイヤ、６・・・キ
ャップ（セラミック）、７・・・ベース（セラミック）
、８・・・４片止材（ガラス）、９・・・半導体チップ
、１０・・・コネクタワイヤ、１１・・・リード、１２
・・・溝。 第１図 ／ 第 ２１゛４ 第 ３ 図 第 ４ 図
Ｐタイプに適用した例を示す斜視図であってリード折り
曲げ前の状態を示す斜視図、第２図は同す−ド折り曲げ
後の状態を示す要部斜視図、 第３図は第２図における半導体チップ搭載位置および外
部リード位置を横断する断面図、第４図は本発明をＤＩ
ＬＧに適用した例を示す斜視図、 第５図は要部正面図、 第６図は第５図Ａ−Ａ綜断面図、 第７図は第４図Ｃ部側断面図である。 １・・・封止体、２・・・リード、３・・・溝、４・・
・半導体チップ、５・・・コネクタワイヤ、６・・・キ
ャップ（セラミック）、７・・・ベース（セラミック）
、８・・・４片止材（ガラス）、９・・・半導体チップ
、１０・・・コネクタワイヤ、１１・・・リード、１２
・・・溝。 第１図 ／ 第 ２１゛４ 第 ３ 図 第 ４ 図
Claims (1)
- １、半導体パッケージの外部に引出されるリード折り曲
げ位置を当該パッケージ最大幅よりも内側と成したこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146352A JPS6038848A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146352A JPS6038848A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6038848A true JPS6038848A (ja) | 1985-02-28 |
Family
ID=15405765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146352A Pending JPS6038848A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038848A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02122405U (ja) * | 1989-03-20 | 1990-10-08 |
-
1983
- 1983-08-12 JP JP58146352A patent/JPS6038848A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02122405U (ja) * | 1989-03-20 | 1990-10-08 |
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