JPH0713982B2 - ショットキー型電界効果トランジスタの製造方法 - Google Patents
ショットキー型電界効果トランジスタの製造方法Info
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- JPH0713982B2 JPH0713982B2 JP60082753A JP8275385A JPH0713982B2 JP H0713982 B2 JPH0713982 B2 JP H0713982B2 JP 60082753 A JP60082753 A JP 60082753A JP 8275385 A JP8275385 A JP 8275385A JP H0713982 B2 JPH0713982 B2 JP H0713982B2
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロ波通信等に用いられるショットキー
型電界効果トランジスタの製造方法に関する。
型電界効果トランジスタの製造方法に関する。
従来、この種のショットキー型電界効果トランジスタ
は、高出力増幅回路に用いる際、ゲート・ドレイン電極
間耐圧が実用上の問題となっていた。この耐圧を決定す
るデバイス構造上の要因として、高濃度エピタキシャル
層をエッチングしたリセス構造において、ドレイン電極
側に電界集中が発生することが知られている。これに対
する有効なデバイス構造設計技術として、第４図に示す
様な、基板表面に対し、緩やかな角度を有するグレーデ
ド・リセス構造がある。リセス構造の幾何学的な曲率を
小さくすることにより、電界の集中を防止する手法であ
る。
は、高出力増幅回路に用いる際、ゲート・ドレイン電極
間耐圧が実用上の問題となっていた。この耐圧を決定す
るデバイス構造上の要因として、高濃度エピタキシャル
層をエッチングしたリセス構造において、ドレイン電極
側に電界集中が発生することが知られている。これに対
する有効なデバイス構造設計技術として、第４図に示す
様な、基板表面に対し、緩やかな角度を有するグレーデ
ド・リセス構造がある。リセス構造の幾何学的な曲率を
小さくすることにより、電界の集中を防止する手法であ
る。
一方、デバイス構造の設計上考慮すべき他の要因とし
て、ソース・ドレイン電極間距離の短縮化があり、デバ
イス特性に対する外因的抵抗成分の低減が期待される。
て、ソース・ドレイン電極間距離の短縮化があり、デバ
イス特性に対する外因的抵抗成分の低減が期待される。
この点において、一定の厚さの高濃度エピタキシャル層
に対して、単にグレーデド・リセス構造を採用したので
は、むしろ電極間抵抗成分の増大となるため、特に電界
集中が問題となるドレイン電極側をグレーデド・リセス
化した非対称な形状が有効である。
に対して、単にグレーデド・リセス構造を採用したので
は、むしろ電極間抵抗成分の増大となるため、特に電界
集中が問題となるドレイン電極側をグレーデド・リセス
化した非対称な形状が有効である。
以上に述べた観点による従来技術として、第５図に示す
GaAsの結晶異方性を用いた例（特願昭55-88135）があ
る。この技術は、〔112〕面７を有するGaAs基板上にお
いて、リセスを形成するエッチング面として、ドレイン
電極側を〔111〕面９、ソース電極側を〔（−１）（−
１）１〕面８を用いることにより、基板表面に対する面
の角度を各々19°,90°とする非対称リセス構造を実現
するものである。
GaAsの結晶異方性を用いた例（特願昭55-88135）があ
る。この技術は、〔112〕面７を有するGaAs基板上にお
いて、リセスを形成するエッチング面として、ドレイン
電極側を〔111〕面９、ソース電極側を〔（−１）（−
１）１〕面８を用いることにより、基板表面に対する面
の角度を各々19°,90°とする非対称リセス構造を実現
するものである。
しかしながら上述した従来のリセス構造では、特定の結
晶方位に対してのみ有効であるため、デバイス構造の設
計上著しい制約を受けるという欠点がある。通常、GaAs
電界効果トランジスタの製造に用いられる基板は〔10
0〕面を有するものであり、上述の従来例を、そのまま
適用することができない。
晶方位に対してのみ有効であるため、デバイス構造の設
計上著しい制約を受けるという欠点がある。通常、GaAs
電界効果トランジスタの製造に用いられる基板は〔10
0〕面を有するものであり、上述の従来例を、そのまま
適用することができない。
本発明は上記問題点に対処してなされたもので、基板の
結晶方位に依存することのない非対称リセス構造を可能
としドレイン耐圧の向上をもたらし、微細なゲート長の
電極を得ると共に、リセス構造とゲート電極を自己整合
的に形成でき、生産性が優れ、特性の向上、均一化、微
細化の達成されたショットキー電界効果トランジスタの
製造方法を提供することを目的とする。
結晶方位に依存することのない非対称リセス構造を可能
としドレイン耐圧の向上をもたらし、微細なゲート長の
電極を得ると共に、リセス構造とゲート電極を自己整合
的に形成でき、生産性が優れ、特性の向上、均一化、微
細化の達成されたショットキー電界効果トランジスタの
製造方法を提供することを目的とする。
また、本発明の第１の発明のショットキー型電界効果ト
ランジスタの製造方法は、半導体基板の能動層上に形成
された絶縁膜に開口部を設け能動層を露出させる工程
と、表面にフォトレジストを塗布しソース側の絶縁膜の
一部とそれに続く絶縁膜除去領域の一部にフォトレジス
ト開口部を設ける工程と、フォトレジストに熱処理を加
えフォトレジストと能動層の密着性を調節する工程と、
フォトレジストと絶縁膜をマスクとして能動層をエッチ
ング液によりエッチングし前記能動層に非対称リセス構
造を形成する工程と、少なくともソース電極側の絶縁膜
のエッチングマスクの一部を除去することなく、ソース
電極側のリセス端に自己整合してゲート電極を形成する
工程とを含んで構成される。
ランジスタの製造方法は、半導体基板の能動層上に形成
された絶縁膜に開口部を設け能動層を露出させる工程
と、表面にフォトレジストを塗布しソース側の絶縁膜の
一部とそれに続く絶縁膜除去領域の一部にフォトレジス
ト開口部を設ける工程と、フォトレジストに熱処理を加
えフォトレジストと能動層の密着性を調節する工程と、
フォトレジストと絶縁膜をマスクとして能動層をエッチ
ング液によりエッチングし前記能動層に非対称リセス構
造を形成する工程と、少なくともソース電極側の絶縁膜
のエッチングマスクの一部を除去することなく、ソース
電極側のリセス端に自己整合してゲート電極を形成する
工程とを含んで構成される。
また本発明の第２の発明のショットキー型電界効果トラ
ンジスタの製造方法は半導体基板の能動層上に形成され
た絶縁膜に開口部を設け能動層を露出させる工程と、表
面にフォトレジストを塗布しソース側の絶縁膜の一部と
それに続く絶縁膜除去領域の一部にわたりフォトレジス
ト開口部を設ける工程と、前記露出した開口部の絶縁膜
を除去する工程と、フォトレジストと能動層の密着性を
調節する工程と、フォトレジストをマスクとして能動層
をエッチング液によりエッチングし前記能動層に非対象
リセス構造を形成する工程と、前記フォトレジストをマ
スクとしてゲート電極金属を付着し、ソース電極側のリ
セス端に自己整合してゲート電極を形成する工程とを含
んで構成される。
ンジスタの製造方法は半導体基板の能動層上に形成され
た絶縁膜に開口部を設け能動層を露出させる工程と、表
面にフォトレジストを塗布しソース側の絶縁膜の一部と
それに続く絶縁膜除去領域の一部にわたりフォトレジス
ト開口部を設ける工程と、前記露出した開口部の絶縁膜
を除去する工程と、フォトレジストと能動層の密着性を
調節する工程と、フォトレジストをマスクとして能動層
をエッチング液によりエッチングし前記能動層に非対象
リセス構造を形成する工程と、前記フォトレジストをマ
スクとしてゲート電極金属を付着し、ソース電極側のリ
セス端に自己整合してゲート電極を形成する工程とを含
んで構成される。
次に、本発明について図面を参照して説明する。第１図
は本発明の一実施例により製造されたショットキー型電
界効果トランジスタの断面図である。
は本発明の一実施例により製造されたショットキー型電
界効果トランジスタの断面図である。
第１図において、ソース電極１、ドレイン電極５はオー
ミック電極材料AuGe等により構成されている。またゲー
ト電極３は、GaAs基板６に対して良好なショットキー特
性を示すAl等により構成され、ソース電極１の側のリセ
ス端において、絶縁膜２に対してオーバーレイ構造をと
ることができる。この絶縁膜２はCVD法によりSiO2また
はSi3N4等を用いることができる。またドレイン電極側
のリセス形状４のみを表面に対しなだらかな構造として
構成されている。
ミック電極材料AuGe等により構成されている。またゲー
ト電極３は、GaAs基板６に対して良好なショットキー特
性を示すAl等により構成され、ソース電極１の側のリセ
ス端において、絶縁膜２に対してオーバーレイ構造をと
ることができる。この絶縁膜２はCVD法によりSiO2また
はSi3N4等を用いることができる。またドレイン電極側
のリセス形状４のみを表面に対しなだらかな構造として
構成されている。
第２図（ａ）〜（ｃ）は本発明の一実施例の製造方法を
説明するために工程順に示した断面図である。
説明するために工程順に示した断面図である。
まず、第２図（ａ）に示すように、半導体基板の能動層
103上に絶縁膜SiO2102を形成し、リセス構造を形成する
ために絶縁膜102に開口部を設け能動層103を露出させ
る。これらの加工はソース電極金属101、ドレイン電極
金属104の間に配置されるようパターン設計がなされ
る。
103上に絶縁膜SiO2102を形成し、リセス構造を形成する
ために絶縁膜102に開口部を設け能動層103を露出させ
る。これらの加工はソース電極金属101、ドレイン電極
金属104の間に配置されるようパターン設計がなされ
る。
次に、第２図（ｂ）に示すように、表面にフォトレジス
トを塗布し露光、現像することにより、その開口部に絶
縁膜102の一部が露出し、それに続く絶縁膜除去領域の
一部も露出させる。
トを塗布し露光、現像することにより、その開口部に絶
縁膜102の一部が露出し、それに続く絶縁膜除去領域の
一部も露出させる。
次いで、フォトレジストに熱処理を加えフォトレジスト
105と能動層103の密着性を調節する。次に、フォトレジ
スト105と絶縁膜102をマスクとして、H2O2,H3PO4を主成
分とする能動層102のエッチング液を用いてエッチング
し、非対称リセス構造106を形成する。
105と能動層103の密着性を調節する。次に、フォトレジ
スト105と絶縁膜102をマスクとして、H2O2,H3PO4を主成
分とする能動層102のエッチング液を用いてエッチング
し、非対称リセス構造106を形成する。
ここで、エッチング液に対して、絶縁物SiO2102とフォ
トレジスト105では能動層103の表面との接触部に容易に
エッチング液の侵入を許すため、エッチング形状がアン
ダーカット形状を構成することを利用している。フォト
レジスト105の開口部の両側における材質の密着性の相
違を利用して、アンダーカット量の制御を行い、非対称
なリセス構造が形成される。
トレジスト105では能動層103の表面との接触部に容易に
エッチング液の侵入を許すため、エッチング形状がアン
ダーカット形状を構成することを利用している。フォト
レジスト105の開口部の両側における材質の密着性の相
違を利用して、アンダーカット量の制御を行い、非対称
なリセス構造が形成される。
リセス構造の制御は、パターニング後のレジスト105に
おいて、例えば、ノボラック樹脂を主成分とするポジ型
レジストでは、80℃〜200℃の熱処理を30分〜１時間を
施すことにより、容易に密着性を制御することができ
る。このことは、レジスト処理のいわゆるアフターベー
ク、ポストベークと称される一般的な処理法である。ま
た逆に水洗処理をすることにより密着性を低下させるこ
とも可能である。
おいて、例えば、ノボラック樹脂を主成分とするポジ型
レジストでは、80℃〜200℃の熱処理を30分〜１時間を
施すことにより、容易に密着性を制御することができ
る。このことは、レジスト処理のいわゆるアフターベー
ク、ポストベークと称される一般的な処理法である。ま
た逆に水洗処理をすることにより密着性を低下させるこ
とも可能である。
また、ドレイン側のアンダーカットは、ドレイン側の絶
縁膜102の存在により無制限に進行することはない。し
たがって、アンダーカットがドレイン電極部に達してし
まったり、ドレインの寄生抵抗が非常に大きくなってし
まったりすることがない。
縁膜102の存在により無制限に進行することはない。し
たがって、アンダーカットがドレイン電極部に達してし
まったり、ドレインの寄生抵抗が非常に大きくなってし
まったりすることがない。
次に、第２図（ｃ）に示すように、リセス構造106を形
成後、ゲート電極107は蒸着法等を用いて配置される。
図より明らかなように、この際ゲート電極107は一部を
絶縁膜102を被覆するように配置される。その後リフト
オフ法によりフォトレジストを除去すると第１図に示し
たデバイス構造が得られる。
成後、ゲート電極107は蒸着法等を用いて配置される。
図より明らかなように、この際ゲート電極107は一部を
絶縁膜102を被覆するように配置される。その後リフト
オフ法によりフォトレジストを除去すると第１図に示し
たデバイス構造が得られる。
第３図（ａ）〜（ｃ）は本発明の他の実施例の製造方法
を設明するために工程順に示した断面図である。
を設明するために工程順に示した断面図である。
まず、第３図（ａ）に示すように第２図（ａ）及び第２
図（ｂ）に示したと同様に半導体基板の能動層203上に
形成された絶縁膜202に開口部を設け能動層を露出させ
る。次いで表面にフォトレジストを塗布し、ソース側の
絶縁膜の一部とそれに続く絶縁膜除去領域の一部にわた
りフォトレジスト開口部を設ける。
図（ｂ）に示したと同様に半導体基板の能動層203上に
形成された絶縁膜202に開口部を設け能動層を露出させ
る。次いで表面にフォトレジストを塗布し、ソース側の
絶縁膜の一部とそれに続く絶縁膜除去領域の一部にわた
りフォトレジスト開口部を設ける。
次に、第３図（ｂ）に示すように、露出している絶縁膜
をエッチング除去する。しかるときは開口部よりソース
側は絶縁膜が、ドレイン側はフォトレジストが能動層に
接する構造が形成される。次いで熱処理しフォトレジス
トと能動層の密着性を調節する。
をエッチング除去する。しかるときは開口部よりソース
側は絶縁膜が、ドレイン側はフォトレジストが能動層に
接する構造が形成される。次いで熱処理しフォトレジス
トと能動層の密着性を調節する。
次に、第３図（ｃ）に示すようにフォトレジスト205を
マスクとして能動層をエッチングし、能動層に非対称リ
セス構造を形成する。次いでフォトレジスト205をマス
クとしてゲート電極金属207例えばAlを付着させ、リフ
トオフ法によりフォトレジスト上の金属を除去するとゲ
ート電極はソース電極側のリセス端に自己整合して形成
できる。しかるときは、絶縁物SiO2202を被覆すること
のない電極構造が得られる。
マスクとして能動層をエッチングし、能動層に非対称リ
セス構造を形成する。次いでフォトレジスト205をマス
クとしてゲート電極金属207例えばAlを付着させ、リフ
トオフ法によりフォトレジスト上の金属を除去するとゲ
ート電極はソース電極側のリセス端に自己整合して形成
できる。しかるときは、絶縁物SiO2202を被覆すること
のない電極構造が得られる。
以上、説明したように、本発明は、リセス構造形成のエ
ッチング時のマスク材のエッチング液に対する密着耐性
の相異を利用することにより、基板結晶面に関連なく、
非対称リセス構造を形成できる効果がある。
ッチング時のマスク材のエッチング液に対する密着耐性
の相異を利用することにより、基板結晶面に関連なく、
非対称リセス構造を形成できる効果がある。
これは、デバイス特性上、ドレイン耐圧の向上をもたら
す効果である。
す効果である。
加えて、非対称リセス構造の形成と、ゲート電極の形成
を連続した工程で処理できることにもたらされた効果が
ある。以下に説明をする。
を連続した工程で処理できることにもたらされた効果が
ある。以下に説明をする。
第２図（ａ）〜（ｃ）、第３図（ａ）〜（ｃ）の実施例
に示した様にソース電極側のリセス端に対して、整合し
てゲート電極が形成されるため、デバイス製造上相互コ
ンダクタンス等、特性の均一化に帰与することがある。
これは、相互コンダクタンスが、ソース、ゲート電極間
及び、ソース電極側のリセス形状等のデバイス構造上の
要因により、大きく影響されることになる。本発明によ
れば、単に非対称リセス構造を用いるばかりでなく、同
時にこうした効果も達成し得る。また、第２図（ａ）〜
（ｃ）に示した実施例においては、レジストの開口寸法
ｌ′に対して、絶縁物102の一部が露出してゲート電極
材料により被覆されるため、実際のゲート電極寸法はｌ
で規定される。
に示した様にソース電極側のリセス端に対して、整合し
てゲート電極が形成されるため、デバイス製造上相互コ
ンダクタンス等、特性の均一化に帰与することがある。
これは、相互コンダクタンスが、ソース、ゲート電極間
及び、ソース電極側のリセス形状等のデバイス構造上の
要因により、大きく影響されることになる。本発明によ
れば、単に非対称リセス構造を用いるばかりでなく、同
時にこうした効果も達成し得る。また、第２図（ａ）〜
（ｃ）に示した実施例においては、レジストの開口寸法
ｌ′に対して、絶縁物102の一部が露出してゲート電極
材料により被覆されるため、実際のゲート電極寸法はｌ
で規定される。
このことは、ゲート電極寸法の微細化によるデバイス特
性の向上において、レジストの最小パターニング限界を
越えた微細なゲート電極寸法を達成し得る効果をもつ。
こうした手法は、近年特に発達をとげた露光装置技術を
用いて可能である。ステッパー等では、最小パターニン
グ寸法をはるかにしのぐ、位置合わせ精度の高度化が達
成されており上記の手法の適用可能性を示している。
性の向上において、レジストの最小パターニング限界を
越えた微細なゲート電極寸法を達成し得る効果をもつ。
こうした手法は、近年特に発達をとげた露光装置技術を
用いて可能である。ステッパー等では、最小パターニン
グ寸法をはるかにしのぐ、位置合わせ精度の高度化が達
成されており上記の手法の適用可能性を示している。
以上説明したとおり、本発明によれば、基板の結晶方位
に依存することのない非対称リセス構造の製作が可能と
なり、ドレイン耐圧の向上をもたらすことができ、また
微細なゲート長の電極を自己整合的に形成することが可
能となり、高性能化、高信頼性化、微細化が進んだショ
ットキー電界効果トランジスタを生産性よく得ることが
できる。
に依存することのない非対称リセス構造の製作が可能と
なり、ドレイン耐圧の向上をもたらすことができ、また
微細なゲート長の電極を自己整合的に形成することが可
能となり、高性能化、高信頼性化、微細化が進んだショ
ットキー電界効果トランジスタを生産性よく得ることが
できる。
第１図は本発明の一実施例により製造されたショットキ
ー型電界効果トランジスタの断面図、第２図（ａ）〜
（ｃ）は本発明の一実施例の製造方法を説明するために
工程順に示した断面図、第３図（ａ）〜（ｃ）は本発明
の他の実施例の製造方法を説明するために工程順に示し
た断面図、第４図は従来のグレーデド・リセス構造の断
面図、第５図は従来の結晶面方位を利用した非対称リセ
ス構造の断面図である。 １……ソース電極、２……絶縁膜、３……ゲート電極、
４……非対称リセス形状面、５……ドレイン電極、６…
…能動層、７……GaAs〔112〕面、８……GaAs〔（−
１）（−１）１〕面、９……GaAs〔111〕面、101……ソ
ース電極金属、102,202……絶縁膜、103,203……能動
層、104……ドレイン電極金属、105,205……フォトレジ
スト、106……リセス形状面、107,207……ゲート電極金
属。
ー型電界効果トランジスタの断面図、第２図（ａ）〜
（ｃ）は本発明の一実施例の製造方法を説明するために
工程順に示した断面図、第３図（ａ）〜（ｃ）は本発明
の他の実施例の製造方法を説明するために工程順に示し
た断面図、第４図は従来のグレーデド・リセス構造の断
面図、第５図は従来の結晶面方位を利用した非対称リセ
ス構造の断面図である。 １……ソース電極、２……絶縁膜、３……ゲート電極、
４……非対称リセス形状面、５……ドレイン電極、６…
…能動層、７……GaAs〔112〕面、８……GaAs〔（−
１）（−１）１〕面、９……GaAs〔111〕面、101……ソ
ース電極金属、102,202……絶縁膜、103,203……能動
層、104……ドレイン電極金属、105,205……フォトレジ
スト、106……リセス形状面、107,207……ゲート電極金
属。
Claims (2)
- 【請求項１】半導体基板の少なくともソースとドレイン
間の能動層上に形成された絶縁膜に開口部を設け該能動
層を露出させる工程と、ソース側の該絶縁膜の一部から
それに続く該能動層の露出部分の一部にわたり開口部を
有するフォトレジストであって、該能動層との密着性
が、該能動層と該絶縁膜との密着性より低いフォトレジ
ストを形成する工程と、該フォトレジスト開口部内に露
出した該絶縁膜と該フォトレジストをマスクとし、ドレ
イン側の該絶縁膜をアンダーカット停止に利用して、該
能動層を選択的にエッチングして非対称リセス構造を形
成する工程とを含むことを特徴とするショットキー型電
界効果トランジスタの製造方法。 - 【請求項２】半導体基板の少なくともソースとドレイン
間の能動層上に形成された絶縁膜に開口部を設け該能動
層を露出させる工程と、ソース側の該絶縁膜の一部から
それに続く該能動層の露出部分の一部にわたり開口部を
有するフォトレジストであって、該能動層との密着性
が、該能動層と該絶縁膜との密着性より低いフォトレジ
ストを形成する工程と、該フォトレジスト開口部内の該
絶縁膜を除去する工程と該絶縁膜と該フォトレジストを
マスクとし、ドレイン側の該絶縁膜をアンダーカット停
止に利用して、該フォトレジスト開口部内に露出した該
能動層を選択的にエッチングして非対称リセス構造を形
成する工程とを含むことを特徴とするショットキー型電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082753A JPH0713982B2 (ja) | 1985-04-18 | 1985-04-18 | ショットキー型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082753A JPH0713982B2 (ja) | 1985-04-18 | 1985-04-18 | ショットキー型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61240684A JPS61240684A (ja) | 1986-10-25 |
| JPH0713982B2 true JPH0713982B2 (ja) | 1995-02-15 |
Family
ID=13783196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60082753A Expired - Lifetime JPH0713982B2 (ja) | 1985-04-18 | 1985-04-18 | ショットキー型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713982B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63188964U (ja) * | 1987-05-28 | 1988-12-05 | ||
| JP2912635B2 (ja) * | 1989-08-04 | 1999-06-28 | 富士通株式会社 | 半導体装置 |
| JPH08288304A (ja) * | 1995-04-14 | 1996-11-01 | Nec Corp | 電界効果トランジスタの製造方法 |
| JP3123589B2 (ja) * | 1995-10-09 | 2001-01-15 | 日本電気株式会社 | 電界効果トランジスタ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57145378A (en) * | 1981-03-03 | 1982-09-08 | Nec Corp | Manufacture of schottky barrier type field effect transistor |
| JPS57211275A (en) * | 1981-06-22 | 1982-12-25 | Nec Corp | Manufacture of schottky barrier gate type field-effect transistor |
| JPS6159881A (ja) * | 1984-08-31 | 1986-03-27 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
-
1985
- 1985-04-18 JP JP60082753A patent/JPH0713982B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61240684A (ja) | 1986-10-25 |
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