JPS6039927A - ジヨセフソンデコ−ド回路 - Google Patents
ジヨセフソンデコ−ド回路Info
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- JPS6039927A JPS6039927A JP14858183A JP14858183A JPS6039927A JP S6039927 A JPS6039927 A JP S6039927A JP 14858183 A JP14858183 A JP 14858183A JP 14858183 A JP14858183 A JP 14858183A JP S6039927 A JPS6039927 A JP S6039927A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、Ａ１、Ａ、・・・・・・・・・Ａ ｎを入力
とし、Ｂ＋ ＝Ａ＋ Ａ＋ −−−Ａｎ −＋ Ａｎ、
Ｂ）＝Ａ＋ Ａ、・・・・・・・・・Ａ１１−４〜Ａ
ｎ、Ｂ＋ ＝Ａ＋ Ａ＋・・・・・・・・・Ａ ｎ −
２）’△１、−１△、１、Ｂ４ ＝ＡＩＡ＋ ・・・・
・・・・・Δ１１−２〜Ａｎ−１〜八〇、Ｂａ−＋−〜
Ａ１〜Δｌ ”’ ”’ ”’〜Ａ ｎ −Ｉ Ａ ｎ
、Ｂａ−〜Ａ１〜Ａ２・・・・・・・・・〜Ａｎ−＋〜
Ａ ｎの論理積（但し、ａ＝２６を表わし、また〜Δ１
（ｉ ＝１．２・・・・・・・・・ａ・）は、Ａ１の否
定論理を表わす）で表わされる出力信号を出力りる、ジ
ョセフソン素子を用いて構成されたジョセフソンデコー
ド回路の改良に関Ｊる。
とし、Ｂ＋ ＝Ａ＋ Ａ＋ −−−Ａｎ −＋ Ａｎ、
Ｂ）＝Ａ＋ Ａ、・・・・・・・・・Ａ１１−４〜Ａ
ｎ、Ｂ＋ ＝Ａ＋ Ａ＋・・・・・・・・・Ａ ｎ −
２）’△１、−１△、１、Ｂ４ ＝ＡＩＡ＋ ・・・・
・・・・・Δ１１−２〜Ａｎ−１〜八〇、Ｂａ−＋−〜
Ａ１〜Δｌ ”’ ”’ ”’〜Ａ ｎ −Ｉ Ａ ｎ
、Ｂａ−〜Ａ１〜Ａ２・・・・・・・・・〜Ａｎ−＋〜
Ａ ｎの論理積（但し、ａ＝２６を表わし、また〜Δ１
（ｉ ＝１．２・・・・・・・・・ａ・）は、Ａ１の否
定論理を表わす）で表わされる出力信号を出力りる、ジ
ョセフソン素子を用いて構成されたジョセフソンデコー
ド回路の改良に関Ｊる。
このようなジョセフソンデコード回路として、従来、第
１図を伴なって次に述べる構成を有するものが提案され
ている。
１図を伴なって次に述べる構成を有するものが提案され
ている。
ただし、簡単のため、１１−３、従ってａ−２３−８の
場合で述べる。
場合で述べる。
すなわち、
Ａ１を入力として、Ａ、及び〜Ａ１を出力する相補性伝
号発生回路Ａ＋ と、Ａ２を入力として、Ａ２及び〜Ａ
２を出′力する相補性信号発生回路Ｑ２ど、Ａ３を入力
として、Ａ、及び〜Ａ３を出力Ｊる相補性信号発生回路
Ｑ、どを有力る。
号発生回路Ａ＋ と、Ａ２を入力として、Ａ２及び〜Ａ
２を出′力する相補性信号発生回路Ｑ２ど、Ａ３を入力
として、Ａ、及び〜Ａ３を出力Ｊる相補性信号発生回路
Ｑ、どを有力る。
この場合、相補性信号発生回路Ｑ＋ 、にｈ及びＱ＋の
それぞれは、ジョセフソン素子を用いて構成されている
。
それぞれは、ジョセフソン素子を用いて構成されている
。
また、ジョセフソン素子Ｅｌ＋、Ｆｌ １ 、Ｅ＋１及
びＥ？Ｉ を有づる。
びＥ？Ｉ を有づる。
しかして、ジョセフソン素子Ｅ ｕ及びＥ＋ｉの制御線
が直列に接続されて、それらに相補性信号発生回路Ｑ１
からのＡ１が供給されるＪ：うになされている。
が直列に接続されて、それらに相補性信号発生回路Ｑ１
からのＡ１が供給されるＪ：うになされている。
また、ジョセフソン素子Ｅｉｔ及びＥ＋＋ の制御線が
直列に接続されて、それらに相補性信号発生回路Ｑ１か
らのへ・Ａ１が供給されるＪ、うになされている。
直列に接続されて、それらに相補性信号発生回路Ｑ１か
らのへ・Ａ１が供給されるＪ、うになされている。
さらに、ジョセフソン素子［＋１及びＥｌｆの接合が直
列に接続され−Ｃ１それらに相補性信号発生回路Ｑ２か
らのＡ２が供給されるようになされている。
列に接続され−Ｃ１それらに相補性信号発生回路Ｑ２か
らのＡ２が供給されるようになされている。
また、ジョセフソン素子［＋１及び［＋＋ の接合が直
列に接続され−Ｃ，イれらに相補性信号発生回路Ｑ２か
らの〜△２が供給されるＪ、うになされている。
列に接続され−Ｃ，イれらに相補性信号発生回路Ｑ２か
らの〜△２が供給されるＪ、うになされている。
さらに、ジョセフソン素子［＋ 、Ｅ＋・・・・・・・
・・Ｅ、を有する。
・・Ｅ、を有する。
しかして、ジョセフソン素子Ｅ１及びＥ２の制御線が直
列に接続されて、ジョセフソン素子［＋＋の接合の両端
に、抵抗Ｒ”＋２を介して接続され、また、ジョセフソ
ン素子Ｅ３及びＥ４の制′ｆ１１線が直列に接続されて
、ジョセフソン素子Ｅａ＋の接合の両端に、抵抗Ｒ３４
を介して接続されている。
列に接続されて、ジョセフソン素子［＋＋の接合の両端
に、抵抗Ｒ”＋２を介して接続され、また、ジョセフソ
ン素子Ｅ３及びＥ４の制′ｆ１１線が直列に接続されて
、ジョセフソン素子Ｅａ＋の接合の両端に、抵抗Ｒ３４
を介して接続されている。
さらに、ジョセフソン素子Ｅ５及び「６の制御線が直列
に接続されて、ジョセフソン素子Ｅ５Ｂの制御線の接合
の両端に、抵抗Ｒ５ｉを介して接続され、また、ジョセ
フソン素子［７及びＥ＠の制御線が直列に接続されて、
ジョセフソン素子Ｅ＋ｉの接合の両端に、抵抗Ｒ＋＋
を介して接続されている。
に接続されて、ジョセフソン素子Ｅ５Ｂの制御線の接合
の両端に、抵抗Ｒ５ｉを介して接続され、また、ジョセ
フソン素子［７及びＥ＠の制御線が直列に接続されて、
ジョセフソン素子Ｅ＋ｉの接合の両端に、抵抗Ｒ＋＋
を介して接続されている。
また、ジョセフソン素子Ｅ＋ 、Ｅｌ 、Ｅｉ及びＦ７
が直列に接続されて、それらに相補性信号発生回路（’
ｌ） ｒ からの人３が供給されるようになされている
。
が直列に接続されて、それらに相補性信号発生回路（’
ｌ） ｒ からの人３が供給されるようになされている
。
さらに、ジョセフソン素子Ｅ＋ 、Ｅｉ 、Ｅｉ及びＥ
ｉが直列に接続されて、それらに相補性信号発生回路Ｑ
３からのへ・Ａ３が供給されるようになされている。
ｉが直列に接続されて、それらに相補性信号発生回路Ｑ
３からのへ・Ａ３が供給されるようになされている。
また、ジョゼフソン素子Ｅ＋ 、Ｅ）・・・・・・・・
・Ｅ８の接合の両端が、それぞれ抵抗Ｒ，、Ｒ，・・・
・・・・・・Ｒ＋を介して負荷Ｍ＋ 、Ｍ２・・・・・
・・・・〜１１ に接続されている。
・Ｅ８の接合の両端が、それぞれ抵抗Ｒ，、Ｒ，・・・
・・・・・・Ｒ＋を介して負荷Ｍ＋ 、Ｍ２・・・・・
・・・・〜１１ に接続されている。
以上が従来提案されているジ］セフソンデ］−ド回路の
構成である。
構成である。
このような構成によれば、相補性信号発生回路Ｑ＋ 、
Ｑ＋及びＱ、に供給されるＡ１、Ａ２及びＡｔ を入力
どして、 Ｂ＋ ＝Ａ＋ Ａ）Ａ３ Ｂ２−Δ、Ａ１〜Δ３ Ｂ＋ ＝Ａ＋ 〜Ａ＋Ａ＋ Ｂ４＝Ａ＋ 〜Ａ２〜△３ Ｂ５−〜△＋Ａ＋Ａ＋ Ｂ６−〜Ａ＋Ａ＋〜△３ Ｂ７ ＝〜Ａ１〜ＡｒＡｒ Ｂ１−〜Ａ１〜Ａ２−・Ａ３ の論理積で表わされる出ノノイ１１号を、ぞれそれ０荷
Ｍ＋ 、ｌＶｈ 、ＩＶｈ 、Ｍｉ 、ＩＶＩｓ １．
ＭＩ 、ＭＩ及びＭＩに供給することができる。
Ｑ＋及びＱ、に供給されるＡ１、Ａ２及びＡｔ を入力
どして、 Ｂ＋ ＝Ａ＋ Ａ）Ａ３ Ｂ２−Δ、Ａ１〜Δ３ Ｂ＋ ＝Ａ＋ 〜Ａ＋Ａ＋ Ｂ４＝Ａ＋ 〜Ａ２〜△３ Ｂ５−〜△＋Ａ＋Ａ＋ Ｂ６−〜Ａ＋Ａ＋〜△３ Ｂ７ ＝〜Ａ１〜ＡｒＡｒ Ｂ１−〜Ａ１〜Ａ２−・Ａ３ の論理積で表わされる出ノノイ１１号を、ぞれそれ０荷
Ｍ＋ 、ｌＶｈ 、ＩＶｈ 、Ｍｉ 、ＩＶＩｓ １．
ＭＩ 、ＭＩ及びＭＩに供給することができる。
いま、その動作を、負荷Ｍ、に、１３．が供給される場
合で例示して述べれば、次のとおりである。
合で例示して述べれば、次のとおりである。
ターなわち、相補性信号発生回路Ｑ、及びＱ２から得ら
れるＡ１及びＡ２にもとすき、ジョセフソン素子Ｅ １
１の接合が、有電圧状態から零電圧状態に転移覆ること
で、ジョセフソン素子Ｅ１２の接合の両端からΔ＋Ａ＋
の論理積出力が得られ、そしてその出力Ａ＋ Ａｔ
と、相補性信号発生回路Ｑ３から得られるＡ、とにもど
ずき、ジョセフソン素子Ｅ１の接合が、香電圧状態から
右電圧状態に転移することで、ジョセフソン素子［１の
両端から、Ｂ１−Δ＋Ａ＋Ａ＋ の論理出力が得られ、
そしてそれが、負荷Ｍ１に供給される、という動作によ
っ゛Ｃ１負荷Ｍ１にＢ＋ −Ａｔ Ａｔ Ａｔで表わさ
れる出力を供給Ｊることができる。
れるＡ１及びＡ２にもとすき、ジョセフソン素子Ｅ １
１の接合が、有電圧状態から零電圧状態に転移覆ること
で、ジョセフソン素子Ｅ１２の接合の両端からΔ＋Ａ＋
の論理積出力が得られ、そしてその出力Ａ＋ Ａｔ
と、相補性信号発生回路Ｑ３から得られるＡ、とにもど
ずき、ジョセフソン素子Ｅ１の接合が、香電圧状態から
右電圧状態に転移することで、ジョセフソン素子［１の
両端から、Ｂ１−Δ＋Ａ＋Ａ＋ の論理出力が得られ、
そしてそれが、負荷Ｍ１に供給される、という動作によ
っ゛Ｃ１負荷Ｍ１にＢ＋ −Ａｔ Ａｔ Ａｔで表わさ
れる出力を供給Ｊることができる。
しかしながら、第１図に示Ｊ従来のジョセフソンデコー
ド回路の場合、ジョセフソン素子Ｅ１２、Ｅｌ １ 、
ＥＩ Ｎ及びＥ＋＋から構成されている段と、ジョセフ
ソン素子Ｅ＋ 、ＥＩ ・・・・・・・・・Ｅｉ から
構成されている段とが縦続接続された構成を有するので
、ジョセフソンデコード回路の構成が全体として複雑大
型化するとともに、段間の配線のインダクタンスのため
に、高速動作しないなどの欠点をイラしていた。
ド回路の場合、ジョセフソン素子Ｅ１２、Ｅｌ １ 、
ＥＩ Ｎ及びＥ＋＋から構成されている段と、ジョセフ
ソン素子Ｅ＋ 、ＥＩ ・・・・・・・・・Ｅｉ から
構成されている段とが縦続接続された構成を有するので
、ジョセフソンデコード回路の構成が全体として複雑大
型化するとともに、段間の配線のインダクタンスのため
に、高速動作しないなどの欠点をイラしていた。
よって、本発明は、上述した欠点のない新規なジョセフ
ソンデコード回路を提案ｌんとり−るもので、第２図を
伴なって詳述するところから明らかどなるであろう。
ソンデコード回路を提案ｌんとり−るもので、第２図を
伴なって詳述するところから明らかどなるであろう。
第２図は、本発明にＪ、るジョセフソンデコード回路の
一例を示し、次に）ホペる構成を右する。
一例を示し、次に）ホペる構成を右する。
すなわち、
Ａ１を入力として、Ａ、及び・〜・Ａ１を、Ａ２を入力
とし’ｃ、Ａ＋及び−・Ａ２を、Ａｎを入ツノとして、
Ａ ｎ及び〜Δ、１をぞれそ゛れ出力する、ジョセフソ
ン素子を用いて構成された相補性信号発生回路Ｑ＋ 、
（ｈ ・・・・・・・・・Ｑｎを右Ｊ−る。
とし’ｃ、Ａ＋及び−・Ａ２を、Ａｎを入ツノとして、
Ａ ｎ及び〜Δ、１をぞれそ゛れ出力する、ジョセフソ
ン素子を用いて構成された相補性信号発生回路Ｑ＋ 、
（ｈ ・・・・・・・・・Ｑｎを右Ｊ−る。
また、相補性信号発生回路Ｑ＋ 、Ｑ＋・・・・・・・
・・Ｑ ｎからの ”ＡＩ 、〜Ａ２・・・・・・・・・〜Ａｎ −１及Ｕ
”・Δ、１を入ツノどし′Ｃ１それらの和出力Ｃ１を、
〜Ａ＋ 、〜Ａ２・・・・・・・・・〜Δ。−１及びＡ
ｎを入力として、それらの和出力Ｃ７を、 〜Δ＋ 、〜Ａ ２”・”’ ・・’、〜Ａ ｎ −２
、Ａ Ｔｌ−＋、〜Ａ、１を入力として、それらの和出
力Ｃ１を、〜・Ａ１、〜Δン・・・・・−・・・、〜Ａ
ｎ−２、Ａ１１−１及びＡ １１を入力として、それら
の和出力Ｃ１を、Ａ１、Ａ２・・・・・・・・・Ａｎ−
＋及び〜Ａｎを入力として、それらの和出力Ｃａ−＋（
但しａ＝２）を。
・・Ｑ ｎからの ”ＡＩ 、〜Ａ２・・・・・・・・・〜Ａｎ −１及Ｕ
”・Δ、１を入ツノどし′Ｃ１それらの和出力Ｃ１を、
〜Ａ＋ 、〜Ａ２・・・・・・・・・〜Δ。−１及びＡ
ｎを入力として、それらの和出力Ｃ７を、 〜Δ＋ 、〜Ａ ２”・”’ ・・’、〜Ａ ｎ −２
、Ａ Ｔｌ−＋、〜Ａ、１を入力として、それらの和出
力Ｃ１を、〜・Ａ１、〜Δン・・・・・−・・・、〜Ａ
ｎ−２、Ａ１１−１及びＡ １１を入力として、それら
の和出力Ｃ１を、Ａ１、Ａ２・・・・・・・・・Ａｎ−
＋及び〜Ａｎを入力として、それらの和出力Ｃａ−＋（
但しａ＝２）を。
ＡＩ 、Ａ）・・・・・・・・・Ａｎ−＋及びＡｎを入
力として、それらの和出力Ｃａを それぞれ出力する、ジョセフソン素子を用いて構成され
た和回路Ｓ＋ 、Ｓｔ 、Ｓｌ 、Ｓａ・・・・・・・
・・Ｓａ−＋、Ｓａを右−りる。
力として、それらの和出力Ｃａを それぞれ出力する、ジョセフソン素子を用いて構成され
た和回路Ｓ＋ 、Ｓｔ 、Ｓｌ 、Ｓａ・・・・・・・
・・Ｓａ−＋、Ｓａを右−りる。
さらに、
和回路Ｓ１からの和出力Ｃ１を入力として、その否定出
力〜Ｃ１を、 和回路Ｓ、からの和出力Ｃ７を入力どして、その否定出
力〜Ｃ２を、 和回路Ｓ８からの和出力Ｃａを入力として、その否定出
力Ｄ８を それぞれ出力信ＲＢ Ｉ Ｎ Ｂ Ｉ ・・・・・・・
・・Ｂ＝１どして出力する、ジョセフソン素子を用いて
構成された否定回路Ｎ＋ 、ｆ’ｈ ・・・・・・・・
・ＮＦｌとを右ηる１゜以上が、本発明によるジョセフ
ソンデ」−ド回路の一例構成である。
力〜Ｃ１を、 和回路Ｓ、からの和出力Ｃ７を入力どして、その否定出
力〜Ｃ２を、 和回路Ｓ８からの和出力Ｃａを入力として、その否定出
力Ｄ８を それぞれ出力信ＲＢ Ｉ Ｎ Ｂ Ｉ ・・・・・・・
・・Ｂ＝１どして出力する、ジョセフソン素子を用いて
構成された否定回路Ｎ＋ 、ｆ’ｈ ・・・・・・・・
・ＮＦｌとを右ηる１゜以上が、本発明によるジョセフ
ソンデ」−ド回路の一例構成である。
このような構成によれば、否定回路Ｎ＋、Ｎ２、Ｎ３・
・・・・・・・・Ｎａ−＋及びＮａからそれぞれ得られ
る出力信号Ｂ＋ 、Ｂ） 、Ｂ＋ 、Ｂ＋・・・・・・
・・・Ｂａ−＋及びＢＱが、それぞれ ［：３ｌ−Ａ１△＋ ”・”’ ”・八〇 −＋ Ａ
１１、Ｂ２＝／”ｚ ＡＩ −−−Ａｎ −＋ 〜Ａｎ
、Ｂ＋＝Ａ＋ △＋ ”・”’ ”’Δｎ−２〜ＡＩＩ
−Ｉ Ａ ｎ、Ｂｉ ＝Ａ＋ Ａｙ −−−Ａｎ −
２〜Ａ１．−＋ 〜Ａｎ 。
・・・・・・・・Ｎａ−＋及びＮａからそれぞれ得られ
る出力信号Ｂ＋ 、Ｂ） 、Ｂ＋ 、Ｂ＋・・・・・・
・・・Ｂａ−＋及びＢＱが、それぞれ ［：３ｌ−Ａ１△＋ ”・”’ ”・八〇 −＋ Ａ
１１、Ｂ２＝／”ｚ ＡＩ −−−Ａｎ −＋ 〜Ａｎ
、Ｂ＋＝Ａ＋ △＋ ”・”’ ”’Δｎ−２〜ＡＩＩ
−Ｉ Ａ ｎ、Ｂｉ ＝Ａ＋ Ａｙ −−−Ａｎ −
２〜Ａ１．−＋ 〜Ａｎ 。
Ｂａ −＋ −〜Ａｔ ＝Ａ２−−−〜Ａｎ−＋ Ａｎ
、Ｂａ−〜Δ１〜Ａ２ ・・・・・・・・・〜Ａｎ−
ｔ〜八□の論理へ で表わされる１５号として得られることは、明らかであ
る。
、Ｂａ−〜Δ１〜Ａ２ ・・・・・・・・・〜Ａｎ−
ｔ〜八□の論理へ で表わされる１５号として得られることは、明らかであ
る。
従って、第２図に示す本発明によるジョセフソンデコー
ド回路によれば、第１図に承り従来のジョセフソンデコ
ード回路の場合と同様のデコーダとしての機能が得られ
る。
ド回路によれば、第１図に承り従来のジョセフソンデコ
ード回路の場合と同様のデコーダとしての機能が得られ
る。
しかしながら、第２図に示づ本発明によるジョセフソン
デコード回路ににれば、ｎの伯が人になっても、和回路
Ｓｔ 、Ｓｔ ・・・・・・・・・ＳＱから構成されて
いる段と、否定回路Ｎ＋ 、Ｎ＋ ・・・・・・・・・
Ｎ、から構成されている段とが縦続接続されている構成
を有するだけであり、従って、縦続接続している段数が
、ｎの値が大になるに応じて増加することがない。
デコード回路ににれば、ｎの伯が人になっても、和回路
Ｓｔ 、Ｓｔ ・・・・・・・・・ＳＱから構成されて
いる段と、否定回路Ｎ＋ 、Ｎ＋ ・・・・・・・・・
Ｎ、から構成されている段とが縦続接続されている構成
を有するだけであり、従って、縦続接続している段数が
、ｎの値が大になるに応じて増加することがない。
従って、第２図に示づ本発明によるジョセフソンデコー
ド回路によれは、ジーｌセフソンデー＝１−ド回路の構
成が全体として、第１図に示づジョセフソンデコード回
路に比し、格段的ＩＪ小型簡易化することができるとと
もに、高速動作をさせることができる、という人なる特
徴を有り−る。
ド回路によれは、ジーｌセフソンデー＝１−ド回路の構
成が全体として、第１図に示づジョセフソンデコード回
路に比し、格段的ＩＪ小型簡易化することができるとと
もに、高速動作をさせることができる、という人なる特
徴を有り−る。
また、第２図に示づ本発明にＪ、るジョセフソンデコー
ド回路において、ぞの和回路Ｓ＋、Ｓ２・・・・・・・
・・Ｓａとして、第３図に示り”ような和回路を用い、
また、否定回路Ｎ＋ 、Ｎ２・・・・・・・・・Ｎａと
して、第４図または第５図に示すような１Ｍ成のものを
用いるを可とし、そのようにづれば、ジョセフソンデコ
ード回路全体を、さらに、簡易、小型化することができ
、また、高速動作をざＶることができる。
ド回路において、ぞの和回路Ｓ＋、Ｓ２・・・・・・・
・・Ｓａとして、第３図に示り”ような和回路を用い、
また、否定回路Ｎ＋ 、Ｎ２・・・・・・・・・Ｎａと
して、第４図または第５図に示すような１Ｍ成のものを
用いるを可とし、そのようにづれば、ジョセフソンデコ
ード回路全体を、さらに、簡易、小型化することができ
、また、高速動作をざＶることができる。
なお、第３図に示り一和回路は、詳細説明は省略づるが
、次に述べる（１４成を右りる。
、次に述べる（１４成を右りる。
ずなわち、電源端子１１と接地との間に、抵抗１２と、
ジョセフソン素子１３及び１４とが、それらの順に直列
に接続されていると共に、抵抗１５と、ジョセフソン素
子１６とが、それらの順に直列に接続されている。
ジョセフソン素子１３及び１４とが、それらの順に直列
に接続されていると共に、抵抗１５と、ジョセフソン素
子１６とが、それらの順に直列に接続されている。
また抵抗１２及びジョセフソン素子１３の接続中点と、
抵抗１５及びジョセフソン素子１６の接続中点との間に
抵抗１７が接続されている。
抵抗１５及びジョセフソン素子１６の接続中点との間に
抵抗１７が接続されている。
さらに、ジョセフソン素子１４と並列に抵抗１８が接続
されている。
されている。
しかして、ジョセフソン素子１３及び１４の接続中点か
ら、抵抗Ｈ＋ 、Ｈ＋ ・・・・・・・・・Ｈｎを介し
て入力端子ＴＩ 、Ｔ＋・・・・・・・・・Ｔ １１が
導出され、また、抵抗１５及びジョセフソン素子１６の
接続中点から、出力端子Ｔｏが導出されている構成を有
する。
ら、抵抗Ｈ＋ 、Ｈ＋ ・・・・・・・・・Ｈｎを介し
て入力端子ＴＩ 、Ｔ＋・・・・・・・・・Ｔ １１が
導出され、また、抵抗１５及びジョセフソン素子１６の
接続中点から、出力端子Ｔｏが導出されている構成を有
する。
以上が、第２図に示゛り本発明にｊ：るジョしフソンデ
］−ド回路に用いている和回路Ｓ＋、Ｓ、・・・・・・
・・・Ｓａに適用し得る和回路の一例構成ぐある。
］−ド回路に用いている和回路Ｓ＋、Ｓ、・・・・・・
・・・Ｓａに適用し得る和回路の一例構成ぐある。
このような構成にＪ：れば、ｉ１細説明は省略りるが、
入力端子Ｔ＋ 、Ｔ＋ ・・・・・・・・・Ｔ ｎに入
力があった場合、先ずジョセフソン素子１／ｌｈ＜零電
圧状態から右電圧状態に転移し、次で゛、ジョセフソン
素子１６が零電圧状態から右電圧状態に転移し、次に、
１３が零電圧状態から右電圧状態に転移し、その結果、
出力Ｄ’；Ａ −［−０から出力が得られる。
入力端子Ｔ＋ 、Ｔ＋ ・・・・・・・・・Ｔ ｎに入
力があった場合、先ずジョセフソン素子１／ｌｈ＜零電
圧状態から右電圧状態に転移し、次で゛、ジョセフソン
素子１６が零電圧状態から右電圧状態に転移し、次に、
１３が零電圧状態から右電圧状態に転移し、その結果、
出力Ｄ’；Ａ −［−０から出力が得られる。
従って、第３図に示？１’ １４１回に′ｆＩｔ、表、
第２図に示す本発明によるジョゼノンンデニ１−ド回路
に用いている和回路Ｓ＋ 、Ｓｔ・・・・・・・・・Ｓ
ａに適用し得、そしてその構成は極めて簡易である。
第２図に示す本発明によるジョゼノンンデニ１−ド回路
に用いている和回路Ｓ＋ 、Ｓｔ・・・・・・・・・Ｓ
ａに適用し得、そしてその構成は極めて簡易である。
よって、第３図に示す和回路は、第２図に示Ｊ本発明に
よるジーレフソンデコード回路に用いている和回路＄１
、Ｓ）・・・・・・・・・Ｓ８に適用して好適である
。
よるジーレフソンデコード回路に用いている和回路＄１
、Ｓ）・・・・・・・・・Ｓ８に適用して好適である
。
また、第４図に示す否定回路は、詳細説明は省略づるが
、次に述べる構成を有する。
、次に述べる構成を有する。
−４”、ｒわら、電源端２１と接地どの間に、ジョセフ
ソン素子２２の接合が接続されているとともに、ジョセ
フソン素子２３の接合と、ジョセフソン素子２４の制御
線とが直列に接続されている。
ソン素子２２の接合が接続されているとともに、ジョセ
フソン素子２３の接合と、ジョセフソン素子２４の制御
線とが直列に接続されている。
また、電源端２５と接地どの間にジ、′Ｉレフソン素子
２２の接合が接続されている。
２２の接合が接続されている。
さらに、電源端２６と接地どの間にジＥｌ ｔ？フソン
素子２／ｌの接合が接続されている。
素子２／ｌの接合が接続されている。
しかし−Ｃ１ジョセフソン素子２２の制御線ど、ジー３
４！フソン素子２３の制御線とが直列に接続されＣ１入
ノＪ端ＴＩが導出され、また、ジョセフソン素子２４の
接合の接地側とは反対側から出力端Ｔｏが導出されてい
る。
４！フソン素子２３の制御線とが直列に接続されＣ１入
ノＪ端ＴＩが導出され、また、ジョセフソン素子２４の
接合の接地側とは反対側から出力端Ｔｏが導出されてい
る。
以上が、第２図に示す本発明によるジー３レフソンデコ
ード回路に用いている否定回路Ｎ１、Ｎ、・・・・・・
・・・Ｎａに適用し得る和回路の一例構成である。
ード回路に用いている否定回路Ｎ１、Ｎ、・・・・・・
・・・Ｎａに適用し得る和回路の一例構成である。
このような構成によれば、詳細説明は省略り゛るが、入
力端ＴＩに入力があった場合、ジ・」セフソン素子２３
の接合が零電圧状態からイラ電圧状態に転移しないので
、出力端ＴＯに出力が１ｑられないが、入力端一「Ｉに
入力がない場合、ジョセフソン素子２３の接合が零電圧
状態から有電圧状態に転移せず、しかしながら、ジョセ
フソン素子２２の接合が、零電圧状態から右電圧状態に
転移するので、ジョセフソン素子２／Ｉの接合が、零電
圧状態から有電圧状態に転移し、その結果、出力端ＴＯ
から出ツノが１！１られる。
力端ＴＩに入力があった場合、ジ・」セフソン素子２３
の接合が零電圧状態からイラ電圧状態に転移しないので
、出力端ＴＯに出力が１ｑられないが、入力端一「Ｉに
入力がない場合、ジョセフソン素子２３の接合が零電圧
状態から有電圧状態に転移せず、しかしながら、ジョセ
フソン素子２２の接合が、零電圧状態から右電圧状態に
転移するので、ジョセフソン素子２／Ｉの接合が、零電
圧状態から有電圧状態に転移し、その結果、出力端ＴＯ
から出ツノが１！１られる。
さらに、第５図に示す否定回路は、詳細説明は省略する
が、電源端３１と接地との間に、抵抗３２と、ジョセフ
ソン素子３３の接合と、ジョセフソン素子３４の制御線
とが、それらの順に直列に接続されているとともに、抵
抗３５と、ジョセフソン素子３４の接合とが、それらの
順に直列に接続され、しかして、ジョセフソン素子３３
の制御線から入力端ＴＩが導出され、また、抵抗３５及
びジョセフソン素子３４の接合との接続中点から出力ｇ
ｌＴＯが導出されている構成を右している。
が、電源端３１と接地との間に、抵抗３２と、ジョセフ
ソン素子３３の接合と、ジョセフソン素子３４の制御線
とが、それらの順に直列に接続されているとともに、抵
抗３５と、ジョセフソン素子３４の接合とが、それらの
順に直列に接続され、しかして、ジョセフソン素子３３
の制御線から入力端ＴＩが導出され、また、抵抗３５及
びジョセフソン素子３４の接合との接続中点から出力ｇ
ｌＴＯが導出されている構成を右している。
このにうな構成によれば、詳郭１説明は省略するが、入
ツノ端ＴＩに入力があった場合、ジョセフソン素子３３
の接合が、零電圧状態から右電圧状態に転移し、このた
め、ジョセフソン素子３４の接合が零電圧状態から有電
圧状態に転移せず、従って、出力端Ｔｏに出力がＣノら
れないが、入力端ＴＩに入力がない場合、ジョセフソン
素子３３の接合は、零電圧状態から有電圧状態に転移し
ないので、ジョセフソン素子３４の接合が、零電圧状態
から右電圧状態に転移し、従って、出力端Ｔｏに出力が
得られる。
ツノ端ＴＩに入力があった場合、ジョセフソン素子３３
の接合が、零電圧状態から右電圧状態に転移し、このた
め、ジョセフソン素子３４の接合が零電圧状態から有電
圧状態に転移せず、従って、出力端Ｔｏに出力がＣノら
れないが、入力端ＴＩに入力がない場合、ジョセフソン
素子３３の接合は、零電圧状態から有電圧状態に転移し
ないので、ジョセフソン素子３４の接合が、零電圧状態
から右電圧状態に転移し、従って、出力端Ｔｏに出力が
得られる。
以上のどころから、第４図及び第５図に示す否定回路は
、第２図に示す本発明によるジョセフソンデコード回路
に用いている否定回路Ｎ１、Ｎ、・・・・・・・・・Ｎ
ａに適用し得、そしてその構成は極めて簡易である。
、第２図に示す本発明によるジョセフソンデコード回路
に用いている否定回路Ｎ１、Ｎ、・・・・・・・・・Ｎ
ａに適用し得、そしてその構成は極めて簡易である。
よって、第４図及び第５図に示づ一否定回路は、第２図
に示ず本発明によるジョセフソンデコード回路に用いて
いる否定回路Ｎ＋ 、Ｎ＋ ・・・・・・・・・Ｎａに
適用して好適である。
に示ず本発明によるジョセフソンデコード回路に用いて
いる否定回路Ｎ＋ 、Ｎ＋ ・・・・・・・・・Ｎａに
適用して好適である。
第１図は、従来のジョセフソンデコード回路を示ず接続
図である。 第２図は、本発明によるシミ（セフソンデ−」−ド回路
を示１一系統的接続図で゛ある。 第３図は、第２図に示１本発明にＪ、るジ」セフソンデ
コード回路に用いている和回路に適用して好適な和回路
を示１接続図である。 第４図及び第５図は、それぞれ第２図に承り本発明によ
るジョセフソンデコード回路に用いている否定回路に適
用して好適な否定回路を示す系統図である。 Ｑ＋ 、Ｑ＋・・・・・・・・・Ｑ Ｉ＋・・・・・・
・・・・・・・・・相補性信号発生回路 ３１ 、Ｓ＋ ・・・・・・・・・Ｓ。 ・・・・・・・・・・・・・・・和回路Ｎｌ 、Ｎ＋・
・・・・・・・・Ｎ８ ・・・・・・・・・・・・・・・否定回路出願人 日本
電信電話公社 第３図 第４図 ■−−−−−〜−−−−」 第１頁の続き ［株］発 明 者 藤 １） 修 −厚木市小野１８３
幡地所内 日本電信電話公社厚木電気通信研究
図である。 第２図は、本発明によるシミ（セフソンデ−」−ド回路
を示１一系統的接続図で゛ある。 第３図は、第２図に示１本発明にＪ、るジ」セフソンデ
コード回路に用いている和回路に適用して好適な和回路
を示１接続図である。 第４図及び第５図は、それぞれ第２図に承り本発明によ
るジョセフソンデコード回路に用いている否定回路に適
用して好適な否定回路を示す系統図である。 Ｑ＋ 、Ｑ＋・・・・・・・・・Ｑ Ｉ＋・・・・・・
・・・・・・・・・相補性信号発生回路 ３１ 、Ｓ＋ ・・・・・・・・・Ｓ。 ・・・・・・・・・・・・・・・和回路Ｎｌ 、Ｎ＋・
・・・・・・・・Ｎ８ ・・・・・・・・・・・・・・・否定回路出願人 日本
電信電話公社 第３図 第４図 ■−−−−−〜−−−−」 第１頁の続き ［株］発 明 者 藤 １） 修 −厚木市小野１８３
幡地所内 日本電信電話公社厚木電気通信研究
Claims (1)
- 【特許請求の範囲】 Ａｒ、ＡＩ ・・・・・・・・・Ａｎを入力信号とし、
Ｂ１−Δ＋ ＡＩ・・・・・・・・・Ａｎ−１Δ１１、
Ｂ＋ ＝Ａｔ Ａ２−−−Ａｎ −＋ 〜Ａｎ １Ｂ３
−Δ＋ Ａ、−−−Ａｎ −２〜Ａｎ −＋ Ａｎ、Ｂ
＋ ＝Ａ＋ ＡＩ −−−Ａｎ −２〜Ａ１１−１〜Ａ
ｎ、Ｂａ −１＝”ＡＩ 〜Ａ＋ −−−〜Ａｎ −＋
Ａｎ、Ｂａ−〜Δ、〜Ａ２・・・・・・・・・〜Ａｎ
−＋〜△ｎの論理積（但し、ａ−２を表わし、また〜Ａ
１（１−１，２・・・・・・・・・ａ）は、Ａ１の否定
論理を表わす）で表わされる出力信号を出力する、ジョ
セフソン素子を用いて構成されたジョセフソンデコード
回路において、 ＡＩを入力として、Ａ１及び〜Ａ１を、Ａ２を入力とし
て、Ａ２及び〜△、を、Ａｎを入力として、Ａ１１及び
〜Ａｎをそれぞれ出力する、ジョセフソン素子を用０て
構成された相補性信号発生回路Ｑ＋ 、（ｈ・・・・・
・・・・Ｑｎと、 相補性信号発生回路Ｑ＋ 、Ｑ＋ ・・・・・・・・・
Ｏｎからの 〜Δ１、〜Δ、・・・・・・・・・〜△■１−１及び〜
△１１を入力として、それらの和出力Ｃ＋ ｉ、〜ＡＩ
、〜Ａ２・・・・・・・・・〜△１、−４及びΔ。を
人力どして、それらの和出力Ｃ２を、 〜Ａ１、〜△、・・・・・・・・・、〜Ａ ｎ −２、
Ａ１１１、〜Ａ ＋＋を入力として、それらの和出力Ｃ
＋ を、〜Ａ＋、〜Ａ、・・・・・・・・・、〜Ａ Ｉ
Ｉ −２、Ａ Ｔｌ ｉ及びＡｎをパノｊとして、それ
らの和出力Ｃ１を、Ａ＋ 、Ａ＋ ・・・・・・・・・
Δ、１−１及び〜Ａ１１を入力として、それらの和出力
Ｃａ−＋を、 Ａ＋ 、Ａ２・・・・・・・・・Ａｎ−＋及びＡ。を入
力として、それらの和出力Ｃａを で−れぞれ出力覆る、ジョセフソン素子を用いて構成さ
れた和回路Ｓ１、Ｂ２、Ｂ３、Ｂ４・・・・・・・・・
５ａ−１，８口と・ 和回路Ｓ１からの和出ノＩＣ＋ を入力として、その否
定出力へ・Ｃ＋ を、 和回路Ｓ２からの和出力Ｃ２を入力として、その否定出
力へ□ Ｃｒ を、 和回路Ｓａからの和出力Ｃａを入力として、その否定出
力Ｄａを それぞれ出ノｊ信号Ｂ＋ 、Ｂ２・・・・・・・・・Ｂ
１として出力する、ジョセフソン素子を用いて構成され
た否定回路Ｎ＋ 、Ｎ＋ ・・・・・・・・・Ｎａとを
有覆ることを特徴とするジョセフソンデコード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14858183A JPS6039927A (ja) | 1983-08-13 | 1983-08-13 | ジヨセフソンデコ−ド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14858183A JPS6039927A (ja) | 1983-08-13 | 1983-08-13 | ジヨセフソンデコ−ド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6039927A true JPS6039927A (ja) | 1985-03-02 |
| JPS643408B2 JPS643408B2 (ja) | 1989-01-20 |
Family
ID=15455940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14858183A Granted JPS6039927A (ja) | 1983-08-13 | 1983-08-13 | ジヨセフソンデコ−ド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6039927A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6374216A (ja) * | 1986-09-11 | 1988-04-04 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 相補信号をキャリーするデータラインを有する電子回路 |
-
1983
- 1983-08-13 JP JP14858183A patent/JPS6039927A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6374216A (ja) * | 1986-09-11 | 1988-04-04 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 相補信号をキャリーするデータラインを有する電子回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS643408B2 (ja) | 1989-01-20 |
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