JPS6041137A - オペランド読み出し装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、メモリー上にオペランドがおかれ、これを適
宜とり出して演算処理を行うデータ処理装置における、
オペランド読み出し装置に関し、特に、オペランドが任
意のアドレスにおかれることが許され、長さも演算処理
装置での処理単位を越えるような長さである場合も許さ
れるようなデータ処理装置に関する。さらに本発明はこ
のような任意のアドレスにおかれたオペランドを、演算
処理装置に都合のよい、定めらｈた位置に位置づけして
読み出すことのできる、いわゆるアラインメント機構の
ついたデータ処理装置に関する。

〔発明の背景〕

（１）メモリー上に命令およびオペランドを格納してお
くタイプのデータ処理装置、（以下単に計算機と呼ぶ）
の性能は大きく分けて次の３つの要因で決定されると考
えられる。

（ｒ）　１つの命令処理に必要な命令、オペランドが用
意された時の、命令処理時間Ｓ（秒）（ｎ）　メモリー
に対して単位時間内に参照できるデータ量、すなわち、
メモリースループッ１へＭ（バイ８フ秒） （■）　１命令処理に必要な平均メモリー参照量ｌ（バ
イト／命令） これらのうち、オペランド読み出し装置の方式、性能が
関るのは（ＩＩ）のＭ、（ｍ）の■であり、簡単のため
（Ｉ）のＳはＯであるものと考えることにする。すると
、このような計算機の性能である、１秒間に処理できる
平均命令数Ｐはおよそ次で与えられる。

Ｐ＝Ｍ／Ｉ　（命令７秒）（１） 従って、性能Ｐを上げるためには、メモリースループッ
トＭを大きくするか、命令当りの平均メモリー参照量工
を小さくする必要がある。本発明は、後者の工を小さく
することを実現するオペランド読み出し装置を提供する
ことを目的としているので、ここではＭは一定であると
しておく。

ここで命令当り平均メモリー参照量工の内訳けをより詳
しく見てみると、次式で示される３つの要素から成って
いる。

Ｉ　＝　Ｉ　ＩＦ＋　Ｉ　ＯＦ＋　ｒ　８Ｔ　（２）式
（２）の右辺第１項は、命令フェッチに必要な１命令当
りの平均メモリー参照量、第２項は、オペランドフェッ
チに必要なｌ命令当りの平均メモリー参照量、第３項は
、オペランドストアに必要なｌ命令当りの平均メモリー
参照量である。従来の計算機として、オペランドのアラ
インメント機構を有しないものと、有するものとを選び
、式（２）の右辺の各項の典型的な値を第１図に示す。

いずれの計算機もアドレスはパイ１〜アドレスでありメ
モリーの参照は８バイト単位、また演算器による処理も
最大８バイト単位で行わ九る。従ってオペランドフェッ
チ、オペラントストアにあたって、該オペランドを含む
８バイ１〜ブロツクが参照されるものとして■。ｙ’＋
ＩｓＴを算出している。

ここで８バイトブロツクとは、メモリー上のアドレスが
８の倍数から始まる連続した８バイトの領域を言い、メ
モリー参照はこの８バイトブロック単位で行われる。

第１図かられかるように従来の計算機では、命令処理時
間（演算時間）Ｓを小さくするために採用したアライン
メント機構によって、採用しなかった場合に比較して、
■。、は２倍に増大し、その結果■は１．５倍に増大し
てしまっている。これは、式（１）かられかるように、
Ｍが一定であれば性能は１．５分の１に低下することを
意味する。

アラインメント機構の例は特開昭５３−９４１３３に記
載されている。

アラインメント機構を採用した場合、ｒ　ｏｖがこのよ
うに大きくなる理由は、オペランドが８バイト境界（隣
り合う８バイトブロツクの境）にまたがった場合でも１
回のメモリー参照で所望のオペランドが得られるように
するために、１回のメモリー参照で連続した２つの８バ
イトブロツクを読み出す方法をとっているからである。

しかしながら演算器による処理は８バイ１一単位で行わ
れるため、読み出した１６バイトのデータのうち少なく
とも半分は処理されずに捨てられることとなる。

８バイ１−を越えるような長いオペランドを有する命令
の処理にあたっては、演算器で８バイ１−ずつ演算が行
われるのに対し、メモリーからは演算器で処理される１
つの８バイトデータについて１６バイトずつ読み出しが
行われる。この時、参照するアドレスは８バイトずつし
か増加（アドレスの小さい方から参照するとして）しな
いので、結局、オペランドの両端の属する８バイトブロ
ックを除く中間の８バイトブロツクは２度ずつ読み出し
が行われることとなる。このようすを第５図を用いて説
明する。第５図（ａ）に、メモリー上の５６バイトのオ
ペランドが斜線で示されている。このメモリーは６４バ
イ１〜ごとにブロック分けされており上記オペランドは
、この６４バイトブロツク内の最初の８バイトブロツク
の途中から始まり、最後の８バイトブロツクの途中に至
っている。第５図（ａ）では、各８バイトブロツクに対
して、６４バイトブロツク内のアドレスが記されている
。

６４バイトブロツク内アドレスが０の８パイ１−ブロッ
クを８バイトブロツク０．６４バイトブロツク内アドレ
スが１の８バイトブロツクを８バイｌ−ブロックｌ、（
以下同様）のように呼ぶものとすると、上記オペランド
は該６４バイトブロツクにおける、８バイトブロツクＯ
の中央から始まり、８バイトブロツク７の中央に至って
いるわけである。さて、このオペランドは、前述した、
アラインメント機構を有する従来の計算機においては、
第５図（ｂ）の左側で示されるような７ステツプに分け
て読み出される。第５図（ｂ）の左半分では、該６４バ
イトブロツクおよびメモリーから読み出した２つの８バ
イトブロツクのデータを格納するデータレジスタ５，６
　（第３図のもの）が、各ステップ毎に描かれている。

見易さのために、該６４バイトブロツクは、６４バイｊ
〜ブロツク内アドレスが偶数である８バイトブロツクを
左半分にたて積みにしてバッファメモリー３　（第３図
）にストアし、奇数である８バイ１〜ブロツクを右半分
にたて積みに重ねてバッファメモリー４　（第３図）に
ストアし、適宜着目している８バイトブロツクについて
のみ枠で囲い、６４バイトブロツク内アドレスを記入し
である。まずステップ（１）では該オペランドの左端か
ら８バイトを演算器に送出するために、該６４バイトブ
ロツクにおける、８バイトブロック０．１を読み出し、
データレジスタに格納する。所望の８バイトのデータは
、このデータレジスタの中央に格納されており、図では
斜線で示されている。このデータレジスタの内容がアラ
インメント機構によって左づめにされ、演算器へと送出
される。ステップ（２）では、オペランドの左端から９
バイト目以降１６バイト目までの８バイトを演算器に送
出するために、８バイトブロック１，２を読み出し、デ
ータレジスタに格納する。所望の８バイトのデータは、
このデータレジスタの両端に格納されており、図では斜
線で示されている。このデータレジスタの内容がアライ
ンメント機構によって、サイクリックシフトされて左づ
めにされ、演算器へと送出される。以下同様にして、計
７ステツプで該オペランドは演算器にすべて送出が完了
する。これでわかるように、オペランドの両端の属する
８バイトブロツク０゜７を除き、中間の８パイ１〜ブロ
ツク１〜６はいずれも２度ずつ読み出されている。しか
るに２度の読み出しのいずれにおいても読み出したデー
タの一部しか演算器には送出されておらず、残りは無駄
になっているわけであり、ここではこれを従来技術の問
題点とする。

このような、アラインメント機構を有する従来の割算機
におけるオペランド読み出し装置の一例をあげると、概
略、第３図のような構成となっている。ここでは、特に
バッファメモリーの周辺の構成のみ示すことにする。第
３図において、１は６４バイトブロツク内アドレスが偶
数である８ノベイトブロツクを読み出すためのアドレス
レジスタ、２は同じく奇数である８バイトブロツクを読
み出すためのアドレスレジスタである。３および４１ま
それぞれ、６４バイトブロツク内アドレスが偶数および
奇数である８バイトブロツクを記憶して５Ｎるバッファ
メモリーである。アドレスレジスタ１゜２はそれぞれア
ドレス線８，９によって、ノベツファメモリー３，４に
接続されている。５，６（まそれぞれ、バッファメモリ
ー３，４から読み出さ才した各８バイＩ−のデータを格
納するデータレジスタであり、データ線１０．１１によ
って５，６しこ接続されている。データ線１０．１１は
、オペランド読み出し時以外のメモリー参照における読
み出しデータを別のレジスタ等へ転送する役割も果して
いるが、図では行き先を省略しである。７は、データレ
ジスタ５，６に格納されたメモリーデータ内にある所望
のオペランドもしくはその一部分を左もしくは右づめに
位置づけするためのアライナであり、データ線１２．１
３によって５，６に接続されている。アライナ７によっ
て位置づけされたオペランドもしくはその一部分は、デ
ータ線１４によって演算器へと送出される。

１５はメモリーアドレス生成器であり、オペランドアド
レス線１６を入力とし、メモリーアドレス線１７．１８
を出力とする。メモリーアト、レス生成鉛工５の機能は
、オペランドアドレス線１６で示されるオペランド読み
出しアドレスで示される８バイトブロックおよびその次
の８バイトブロツクの各々のメモリーアドレスを生成し
、このうち偶数となるメモリーアドレスをメモリーアド
レス線１７に、奇数となるメモリーアドレスをメモリー
アドレスａ１８に送出することである。メモリーアドレ
ス線１７．１８は順にアドレスレジスタ１，２に接続さ
れる。既に説明した第５図の左半分に示した例において
は、オペランドアドレス線１６の値は、ステップ（１）
から（７）まで順に８バイトブロック０，１，２．・・
・、６に対応する値となる。

（２）大形計算機等で一般的に使用されているバッファ
メモリーは通常３２から１２８バイト程度のブロックに
分割されており、オペランドもしくはその一部分が２つ
のブロックにまたがっている場合には、各々のブロック
内のデータを別々に読み出す必要がある。このような、
ブロック境界にまたがるオペランドもしくはその一部を
読み出す処理を以後ＢＸ処理と呼ぶことにする。従来の
Ｈ１算機においては、ＢＸ処理が必要となると、その都
度２度メモリー参照を行うために、ＢＸ処理の頻度の高
いプログラムにおいては、命令当り平均メモリー参照量
工が大きくなり、さらにまた２度のメモリー参照を行う
ことそのものでも余分な時間を費すことになるため、性
能低下の一つの原因となっている。このようすを示す例
を第７図を用いて説明する。第７図（ａ）には、６４バ
イトブロツク境界にまたがる長さ４８バイ１−のオペラ
ンドが斜線で示されている。このオペランドは、第３図
で示したオペランド読み出し装置においては、第７図（
ｂ）の左半分に示されるように７ステツプに分けて読み
出される。ステップ（１）、　（２）ではオペランドを
８バイトずつ６つに区切った場合の最初の８バイ１へお
よび２番目の８バイトが読み出される。詳細は、第５図
の場合と同様であり省略する。オペランドの３番目の８
バイトは６４バイトブロツク境界にまたがっており、こ
の８バイトはステップ（３）、　（４）の２回に分けて
読み出される。

すなわち、ステップ（３）において、オペランドの３番
目の８バイトの左側が属する６４バイトブロツク内の、
８バイトブロツク７がデータレジスタ６に読み出される
。このうち所望のデータは斜線で示されており、アライ
ナ７により位置づけが行ｈｈる。次にステップ（４）に
おいて、オペランドの３番目の８バイトの右側が屈する
６４バイトブロツク内の、８バイトブロツクｏ′（オペ
ランドの左側のＩＩＬｆる６４バイ１−ブロック内の８
バイトブロツクと区別するため、右側の属する６４バイ
トブロツク内の８バイトブロツクのアドレスには′を付
するものとする。）がデータレジスタ５に読み出さ九る
。所望のデータ斜線で示されており、アライナ７により
位置づけされ、ステップ（３）にて既に位置づけされて
いるデータと連結されて演算器へと送出される。（連結
処理は図では示されていない。）ひき続くステップ（５
）〜（７）において残る４番目から６番目の８バイトが
読み出されこれで４８バイトのオペランド読み出しが完
了する。以上でわかるように、３番目の８パイ１〜を読
み出すＢＸ処理にあたっては、ステップ（３）　＋’　
（４）の２ステツプを要しており、しかも各々１６バイ
トのメモリー参照を行っていると考えるべきであること
から、８バイ１−のオペランド部分を得るためのＢＸ処
理において３２バイトのメモリー参照を行っていること
となるわけである。ここでは従来のＢＸ処理において、
必ず２度メモリー参照が行われる点、およびメモリー参
照量が大きい点を問題点と考える。

第３図で示したオペランド読み出し装置において、メモ
リーが６４パイ１〜のブロックに分割されている場合、
メモリーアドレス生成器１５の機能は次のようになる。

すなわち、オペランドアドレス線１６で示されるオペラ
ンド読み出しアドレスで示される８バイ１へプロｙりお
よびその次の８パイ１〜ブロツクの各々のメモリーアド
レスを生成し、このうち偶数となるメモリーアドレスを
メモリーアドレス線】７に、奇数となるメモリーアドレ
スをメモリーアドレス線１８に送出する。但し、オペラ
ンドアドレス線］６で示さλしるオペランド読み出しア
ドレスが６４バイトブロツクの最後の８バイＩ−ブロッ
ク（８バイトブロック７）に対応している場合は、その
次の８バイトブロツクのメモリーアドレスは一般には生
成不可能である。

〔発明の目的〕

前の（１）で述ぺたように、アラインメント機構を有す
る従来の計算機におけるオペランド読み出し装置では、
長いオペラン１くの読み出しにおいては同一のメモリー
領域を二度ずつ参照するため。

■命令光りの平均メモリー参照量が、アラインメン１へ
機構を有しない計算機に比較して大きくなる。

このため、単位メモリースループット当りの性能はアラ
インメント機構を有する計算機の方が悪くなる可能性が
ある。そうは言うものの、アラインメント機構そのもの
は、命令の演算処理時間の短縮の上で重要な機構であり
、今後の計算機においても必要なものと考えられる。そ
こで、本発明の第１の目的は、アラインメント機構を有
し、しかも長いオペランドの読み出しにおいては、メモ
リー参照量が小さいオペランド読み出し装置を提供する
ことにある。

さらに前の（２）で述べたように、従来の言１算機にお
けるＢＸ処理においては、必ず２度メモリー参照が行わ
れ、しかも通常の（ＢＸ処理の不要な）オペランド読み
出し時に比較してメモリー参照量が大きい。これらも計
算機の性能を低下させる要因である。そこで本発明の第
２の目的は、特に長いオペランドの読み出しにおいて必
要となるＢＸ処理におけるメモリー参照回数ならびにメ
モリー参照量が、通常のオペランド読み出しにおけると
同程度であるようなオペランド読み出し装置を提供する
ことにある。

〔発明の実施例〕

第４図は本発明の一つの実施例であり、以下同図に沿っ
て本発明の詳細な説明を行う。

第４図で示したオペランド読み出し装置において、デー
タは、８バイトずつブロック分けされ、偶数番目の８パ
イ１〜ブロツクは全てメモリー２３に記憶され、奇数番
目の８バイ１−ブロックは全てメモリー２４に記憶され
ている。またメモリー２３．２４に記憶されているＧ４
バイトブロック（２３，２４の各々が３２パイ１〜ずつ
記憶）の境界を越えるデータは、一度の参照では読み出
せないものとする。メモリー２３．２４の参照に必要な
アドレスは、それぞれ専用のアドレスレジスタ２１．２
２内に格納され、アドレス線３４．３５にて供給される
。メモリー２３から読み出さ九た８バイトのデータは、
メモリーデータ線３６によって、各８バイトの退避レジ
スタ２５．２７およびその他の処理装置（図では省略）
へ供給し得る。

またメモリー２４から読み出さ肛た８バイトのデータは
、メモリーデータ線３７によって、各８バイトの退避レ
ジスタ２６．２８およびその他の処理装置（図では省略
）へ供給し得る。退避レジスタ２５〜２８へのデータの
格納のし方は、退避レジスタ入出力制御装置３２が決定
し、３２から各；各の退避レジスタの入力制御端子（図
中の×印）に接続された、退避レジスタ入力制御線４５
〜４８によって制御される。退避レジスタ２５゜２７の
出力データ線３８．４０および２６．２８の出力データ
線３９．４１はそ九ぞれセレクタ２９．３０の入力に接
続さ肛ている。セレクタ２９．３０に入力された各々の
退避レジスタの出力のいずれを選択するかの制御は、退
避レジスタ入出力制御装置３２が決定し、３２から各々
のセレクタ２９．３０の制御入力端子に接続された、退
避レジスタ出力制御線４９．５０によって制御される。

セレクタ２９，３Ｃ１の出力データ線４２゜４３は、ア
ライナ３１の入力に接続されている。

アライナ３１の機構は、入力の１６バイトのデータを左
もしくは右に適当な量だけサイクリックにシフトするこ
とによってオペランドもしくはその一部分を左もしくは
右づめに位置づけすることである。アライナ３１の出力
は、８バイトのオペランドデータ線４４であり、演算器
（図では省略）へ接続される。退避レジスタ入出力制御
装置３２には、オペランドの読み出し要求を伝えるリク
エスト線５１．オペランドの分割読み出し時に、最後の
リクエストであることを伝える最終要求線５２、要求し
ているオペランドのアドレスを伝えるオペランドアドレ
ス線５３が入力され、さらに該オペランド読み出し装置
の内部状態を表わす状態線３３が出力される。第４図の
オペランド読み出し装置において第３図で説明したオペ
ランド読み出し装置に比較して新規である点は、退避レ
ジスタ２５〜２８、その入出力を制御する、退避レジス
タ入出力制御装置３２、そしてアライナ３１へ入力すべ
き退避レジスタを選択するためのセレクタ２９．３０の
存在である。

６８はオペランドアドレス線５３を入力とし、メモリー
アドレス線６２．６３を出力とする。メモリーアドレス
生成器である。メモリーアドレス生成器６８の機能は、
第３図で説明した従来のメモリーアドレス生成器１５の
それと同じであるので説明は省略する。

第４図のオペランド読み出し装置による長いオペランド
の読み出し方法を第５図、第６図を用し）で説明する。

既に述べたが、第５図（ａ）には、長さ５６バイトのオ
ペランドが示されており、第４図のオペランド読み出し
装置はこれを７回に分け、第５図（ｂ）の右半分に描か
わでいるように７ステツプで演算器に送出する。ステッ
プ（１）では８ノペイトブロック０，１が読み出され、
順に退避レジスタ２５．２６に格納される。オペランド
の最初の８バイトは斜線で示されており、アライナ３１
によって位置づけされて演算器へ送出される。ステップ
（２）では８バイトブロック２，３が読み出され、順に
退避レジスタ２７．２８に格納される。

この時点では、退避レジスタ２５．２ｅの内容はステッ
プ（１）の終了時点のままであり、従って、退避レジス
タ２６には、８バイ１−ブロック１の内容が退避されて
いる。オペランドの２番目の８バイトは斜線で示されて
いる。このとき、この２番目の８バイトにおける、左半
分は前のステップ（１）で読み出され、退避レジスタ２
６に退避されている８バイ１〜ブロツク１の内容である
点が従来にない新規なものである。次にステップ（３）
では、その前のステップ（２）で読み出され、退避レジ
スタ２７．２８に退避されている、８バイ１−ブロック
２．３の内容から、オペランド、の３番目の８バイトが
アライナ３１を介して演算器へと送出される。

このステップ（３）ではメモリー参照が行われない点も
新規であると言える。以下同様にしてステップ（４）〜
（７）でオペランドの残りが読み出されるが、メモリー
参照はステップ（４）、　（６）においてそれぞれ８バ
イトブロック４，５および６，７について行われるだけ
である。

第５図の例では、オペランドアドレス線５３の値０ＡＤ
Ｒは、各ステップに対応して順に次のようになる。すな
わち、ステップ（１）では、８バイトブロツクＯを示す
値、ステップ（２）では８ノくイトブロック２を示す値
、ステップ（４）では８ノベイトブロツク４を示す値・
・・である。これは結局、ステップ（１）ではオペラン
ドアドレスそのもの、ステップ（２）ではオペランドア
ドレスを１６パイ１−分インクリメントした値、ステッ
プ（３）以降は、直前のステップでの値を８バイト分ず
つインクリメントした値とすることで得られる。

第６図（ａ）では、６４バイ１−ブロック内アドレスが
奇数である８バイトブロック１の中央から始まり、８バ
イトブロツク７の中央に至る長さ４８バイトのオペラン
ドが示されている。第４図のオペランド読み出し装置で
はこれを６＠に分け、第６図（ｂ）の右半分に描かれて
いるように６ステツプで演算器に送出する。ステップ（
１）では８ノベイトブロック１，２が読み出され、退避
レジスタ２６．２７に格納される。オペランドの最初の
８バイトは斜線で示されている。ステップ（２）では８
バイトブロック３，４が読み出され順に退避しジスタ２
ｇ、２５に格納される。オペランドの２番目の８バイト
が斜線で示されているが、その左半分は前のステップ（
１）で読み出さＪし、退避レジスタ２７に退避されてい
る８バイトブロツク２の内容である。ステップ（３）で
はメモリー参照は行われず、退避レジスタ２８．２５に
退避されている８バイトブロック３，４の内容がアライ
ナ３１を介して位置づけされ、オペラン１への３番目の
８バイトとして演算器に送出される。以下同様にしてス
テップ（４）〜（６）でオペランドの残りの部分が読み
出さ九る。参考までに第６　ｐＪ（ｂ）の左半分に、第
３図で示したオペランド読み出し装置による読み出し方
を示しておく。

ｍ　６　ＬＡの例では、オペランドアドレス線５３の値
○Ａ　Ｄ　Ｒは、各ステップに対応して順に次のように
なる。すなわち、ステップ（１）では、８バイ１へブロ
ック１を示す値、ステップ（２）では８バイ１〜ブロツ
ク３を示す値、ステップ（４）では８バイトブロツク５
を示す値・である。これは結局、ステップ（１）ではオ
ペランドアドレスそのもの、ステップ（２）では、オペ
ランドアドレスを１６バイト分インクリメントした値、
ステップ（３）以降は、直前のステップでの値を８バイ
ト分ずつインクリメン１〜した値とすることで得られる
。

次に第４図のオペランド読み出し装置による、長いオペ
ランドのＢＸ処理を説明する。第７図−４Ｌ部は、前に
述べたように、６４バイトブロツク境界をまたぐ、長さ
４８バイトのオペランドを示している。第４図のオペラ
ンド読み出し装置では、これを６回に分け、第７図の右
半分に描かれているように６ステツプで演算器に送出す
る。ステップ（１）では、８バイ１〜ブロック５，６が
読み出され、退避レジスタ２６．２７に格納される。オ
ペランドの最初の８バイトは斜線で示されており、アラ
イナ３１で位置づけされる。ステップ（２）では８バイ
トブロツク７だけが読み出され、退避レジスタ２８に格
納される。これは、第４図のオペランド読み出し装置に
おいては、６４バイト境界にまたがる２つの８バイトブ
ロツクを一度のメモリー参照によっては読み出せないか
らである。ステップ（３）ではオペランドの後半の属す
る別の６４バイトブロツクにおける８バイトブロツク０
’　、１’　が読み出され、退避レジスタ２５゜２Ｇに
格納される。オペランドの３１＋＃目の８バイトは斜線
で示さ九ているわすなわち左半分は、前のステップ（２
）において読み出され、退避レジスタ２８に退避されて
いた、８バイトブロツク７の内容から得られ、右半分は
、当ステップ（３）において読み出され退避レジスタ２
５に格納された８ハ伺〜ブロツク０′の内容から得られ
るわけである。このステップ（３）においては、６４バ
イト境界にまたがるデータを読み出しているゆえ、ＢＸ
処理であると言えるが、見かけ上１ステップで処理が終
了しており、従ってメモリー参照は１回した行われて、
ｆ−？らす、メモリー参照量も１Ｇバーｆ’　ｌ−であ
る。これは既に第７図（ｂ）の左半分を用いてすでに説
明を行った、第３図のオペラン１−読み出し装置におけ
るＢＸ処理（ステップ（３Ｌ　（４）に相当ンに比較し
て、ステップ数、メモリー参照巨数、メモリー参照量の
いずれについても半減している。

これが実現できた理由は、第４図のオペランド読み出し
装置による、第７図のステップ（３）におけるＢＸ処理
にあたって、オペランドの所望の部分の左半分を、前の
ステップ（２）にて読み出さ九、退避レジスタに退避さ
れていたデータから得ることとしたためである。注意す
べき点は、この前のステップ（２）の本来の役割が、オ
ペランドにおけるＢＸ処理の必要なデータの手前のデー
タを読み出すことであり、同時にＢＸ処理に必要なデー
タを退避レジスタに退避させる役割も果しているという
点である。

オペランドの残りは、ひき続くステップ（４）〜（６）
にて読み出されるが、第５図、第６図を用いて既に説明
したと同様であるので説明を省略する。

第７図の例では、オペランドアドレス線５３の値○ＡＤ
Ｒは、各ステップに対応して順に次のようになる。すな
わち、ステップ（１）では、８バイ１−ブロック５を示
す値、ステップ（２）では８バイトブロツクθ′を示す
値、・・・である。結局こＪｚは。

第５．第６図の時と同様に、ステップ（１）ではオペラ
ンドアドレスそのもの、ステップ（２）ではオペランド
アドレスを１６バイト分インクリメントした値、ステッ
プ（３）以降は、直前のステップでの値を８バイト分ず
つインクリメントした値とすることで得られる。

以上第５〜７図を用いて説明した、長いオペランドの読
み出し処理を実現するためには、退避レジスタ２５〜２
８の適切な入出力制御が必要である。さらに、通常の短
いオペランドの読み出し、およびＢＸ処理のためにも、
退避レジスタ２５〜２８の適切な入出力制御が必要ぽあ
る。以下では、第４図で示したオペランド読み出し装置
により、第５図〜第７図で説明したような長いオペラン
ドの読み出し処理が行え、かつ通常の短いオペランドの
読み出し処理、およびＢＸ処理が行えるための、退避レ
ジスタ入出力制御装置３２の、詳細な論理方式を第８図
〜第１７図を用いて説明する。

第４図において、５４〜６７は該オペランド読み出し装
置におけるメモリー２３．２４が、オペランド読み出し
時に参照されないケースには別のメモリー要求によるメ
モリー参照が可能とするための付加機構である。第４図
において、５４は、リクエスト線５１、最終要求線５２
、オペランドアドレス線５３の値から、退避レジスタ２
５〜２８の状態を決定し、状態線３３．５７を出力する
、状態表示装置、５５は、リクエスト線５１と状態線３
３を入力とし退避レジスタ入力制御線４５〜４８を出力
とする、退避レジスタ入力制御装置、５６は、状態線５
７を入力とし、退避レジスタ出力制御線４９．５０を出
力とする、退避レジスタ出力制御装置である。出力制御
線４９上の信号が１のとき、出力データ線４０が、０の
とき３８が選択され、５０上の信号が１のとき４１が、
０のとき３９が選択される。５８はメモリー２３゜２４
がオペランド読み出し時に参照されないケースにおいて
、別のメモリー要求に伴うメモリーアドレスを、アドレ
スレジスタ２１．２２に格納するための、アドレス制御
装置、６０，６］はアドレスのセレクタである。５８に
はリクエスト線５１、状態線３３が入力され、アドレス
制御線５９が出力される。セレクタ６０．６１に番まオ
ペランド読み出しのためのメモリーアドレスカル伝えら
れるアドレス線６２．６３および、別のメモリー要求に
伴うメモリーアドレスの伝えられるアドレス線６４．６
５が入力され、アドレス制御線５９上の信号が１のとき
、６２，６．３が選択され０のとき６４，６５が選択さ
れる。セレクタ６０６１の出力であるアドレス線６６．
６７は、アドレスレジスタ２１．２２に接続される。

以下の説明に先立って、リフニスト線５１、最終要求線
５２、オペランドアドレス線５３、アドレス線６２〜６
５、オペランドデータ線４４の各々についての前提条件
を明らかにしておく。

（１）　リクエスト線５１からのオペランド読み出し要
求（以後単にリクエストと言う）は必ず受け付けられる
とし、再要求はないとする。

（２）　リクエストに付随したオペランドアドレス線５
３の値は、オペランドアドレスを示すが同一オペランド
の読み出しのために、２回以上５１からのリフニストが
発行される場合（ＢＸ処理による場合も含めて）２回目
のリクエストに付随したオペランドアドレス線５３の値
は、オペランドアドレスを１６ノくイト分インクリメン
トした値とされ、３回目以降のリクエストに付随したオ
ペランドアドレス、線５３の値は、直前のリフニストに
おける値、を８バイト分インクリメントした値とさｔＬ
る。

これは、メモリー参照をせずに、退避レジスタからオペ
ランドが読み出されるリクエストにおいても同様である
。この２回目におしＡでのみ、０ＡＤＲの増加値を１６
とする機能番よ、本発明において１重複なしにメモリー
からデータを読み出す上で必須の機能であり、後で詳細
に説明を行う。

（３）　メモリーアドレスは従来と同様オペランドアド
レス線５３上の値を用いて、メモリーアドレス生成器６
８により生成され、アドレス線６２〜６３で送られてく
る。

（４）一つのオペランドの読み出しにおける、最後のリ
クエストの発行される時には、最終要水線５２の値が１
となる。一つのオペランドの読み出しが１回のリクエス
トの発行で処理される場合にも、このリクエストの発行
と同時に最終要求線５３の値が１となる。

（５）オペランドはアドレスの小さい方から８バイトず
つ区切って、左づめされてオペランドデータ線４４に送
出される。すなわち、第４図の実施例では、簡単のため
左アラインのみ行えるオペランド読み出し装置に限定す
る。

オペランド長が８パイｊ−の倍数でない場合、最後のオ
ペランドデータ送出にあたって、オペランドの右端にひ
き続くメモリーの内容がオペランドデータ線４４に送出
される。

（６）読み出されたオペランドデータはリクエストに同
期して、オペランドデータ線４４上に送出される。

（７）オペランドの最初の部分の読み出しにあたって、
ＢＸ処理が必要である場合は、２回リクエストが発行さ
れる。このとき、オペランドデータは２回目のリクエス
トに同期してオペランドデータ線４４上に送出される。

また、オペランドアドレス線５３の値は、２回目以降常
に、直前のリフニストにおける値を８バイト分インクリ
メントした値とされる。

（８）　アドレス制御線５９の値が０のときは、別のメ
モリー参照のためのメモリーアドレスが６４．６５を経
由してアドレスレジスタ２１゜２２に格納され、別のメ
モリー参照が可能である・ （９）　一つのオペランドが分割して読み出されている
一連の動作中に、別のオペランド読み出しが開始される
ことはない。

次に、リクエストＲＥＱに伺随してオペランドアドレス
線５３を介して送られてくる、○ΔＤ　Ｒのインクリメ
ント方法の一例を第１７〜１９図を用いて説明する。

第４図のオペランドアドレス線５３の値０ＡＤＲは、既
に前提条件（２）で述へたように、次のようにインクリ
メン１〜される。すなわち、一つのオペランドを読み出
すための、最初のりクエストに対応しては、オペラン７
アドレスそのものである。次に、２回目のリクエストが
発行される場合には、１６バイト分インクリメン１−さ
れる。

３回目以降のリクエストに対しては常に８バイ１−ずつ
インクリメントされる。但し、１回目の読み出しでＢＸ
処理が必要である場合、すなわち、１回目のリクエスト
時に、０ＡＤＲが８バイ１へブロック７を示している時
には、２回目以降は常に８バイト分のインクリメン１−
とする。

以上のような０ＡＤＲのインクリメントは、メモリーか
ら重複なしにデータを読み出す上で必須の機能であり、
しかも従来のオペランド読み出し装置におけるオペラン
ドアドレスのインクリメン１〜機能とは異ったものであ
る。

本発明における２以上で述へた○ＡＤＲのインクリメン
トは、０ＡＤＲを生成する際に行う方法と、従来のオペ
ランド読み出し装置におりるインクリメント方法により
生成さ汎る０ＡＤＲに対してさらに本発明で必要となる
インクリメント値を加算する方法の２通りが考えらオし
る。以下に述べるインクリメント方法は前者の例である
。

第１９図は、本発明における以」二で述べたインクリメ
ント方法に従ってインクリメントされる。

０ＡＤＲを生成する回路の一例である。

１４０はアドレス加算を行うアドレス加算器である。Ｘ
Ｉ入力には、線１２９を介して送られてくるインデック
スレジスタの内容ＸＲもしくは、線１３０を介して送ら
れてくる、０ＡＤＲの半サイクル遅わのコピーの格納さ
れているレジスタ１３８の内容０ＡＤＬのいずれかがＸ
Ｉセレクタ１３」によってセレクトされて入力される。

Ｂｌ入力には、線１３２を介して送られてくるペースレ
ジスタの内容ＢＲもしくは、値Ｏのいす汎かがＢＩセレ
クタ１３３によってセレクトされて入力される。ＤＩ入
力には、線１３４を介して送られてくるディスプレイス
メントＤ、もしくは値１６あるいは値８のいずれかがＤ
Ｉセレクタ１３５によってセレクトされて入力される。

アドレス加算器１．４０の出力は、アドレス線１３６に
よってオペランドアドレスレジスタ］３７に接続さｊｃ
ている。１３７の出力はオペランドアドレス線５３によ
って、レジスタ１３８、リクエスト状態表示装置１４３
、および、第４図における。退避レジスタ入出力制御装
置３２に接続されている。

ＸＩセレクタ１３１、ＢＩセレクタ１３３、ＤＩセレク
タ１３５におけるセレクト制御は、リフニスト状態表示
装置１４３の出力である、リクエスト状態線１２７，１
２８によって行われる。

リクエスト状態表示装置１４３は、リクエスト状態制御
回路１２０、リクエスト状態フリップフロップ１２］、
、１２２，１３９１，１４０より成る。

１２０は、リクエスト線５１、最終要求線５２、オペラ
ンドアドレス線５３、リフニスト状態フリップフロップ
１３９，１４０の出力１４１゜１４２が入力として接続
され、さらに、リフニスト状態制御線１２３〜１２６を
出力する。り久ニスト状態フリップフロップ１２１，１
２２は、１２３〜１２６を入力とし、リクエスト状態線
１２７．１２８を出力する。リクエスト状態フリップフ
ロップ１３９，１４０は、１２７，１２８を入力とし、
１４１，１４２を出力とする。

ＸＩセレクタ１３．１は、リフニスト状態線１２７．１
２８の値ＲＥＱＳＴ　Ｏ／１が順に（０，０）の時、Ｘ
Ｒをセレクトし、（０，０）以外の時、０ＡＤＬをセレ
クトする。ＢＩセレクタ１３３は、ＲＥＱＳＴ　Ｏ／１
が順に（０，０）の時、ＢＲをセレクトし、（０，Ｏ）
以外の時値０をセレクトする。ＤＩセレクタ１３５は、
ＲＥＱＳＴ　Ｏ／１が順に（０，０）の時、Ｄをセレク
トし、　（０，Ｌ）の時値１６をセレクトし、（］、、
Ｏ）、（１，，１）の時値８をセレクトする。

ここではＸＲ，ＢＲ，Ｄのアドレス加算結果がオペラン
ドアドレスになるものとする。

リクエスト状態線１２７，１２８の値 ＲＥＱＳＴ　Ｏ／１の意味は、次のとおりである。

■（０，０）・・・最初のリフニス１へ。

■（０，１）・・・　２回目のリクエスト。但し、最初
の読みし時にＢＸ処理は不要 であった場合。

■（１，Ｏ）・・・　２回目のリクエスト。但、最初の
読み出し時にＢＸ処理が必要 であった場合。

■（１，１）・・・　３回目以降のリクエスト。

ＲＥＱＳＴ　Ｏ’／１が以上のような意味を表わすため
には、第１８図で示されるような状態遷移に従えばよい
。第１８図では、ＲＥＱＳＴ　Ｏ／ｌがとりうる４組の
値が丸印で囲まれ、その遷移のし方が矢線で、また遷移
条件が論理式で示されている。このような状態遷移が第
１９図のリクエスト状態表示装置１４３で実現されるた
めには、リクエスト状態制御回路では１、第１７図で示
される論理式に従って、リクエスト状態制御線１２３〜
１２６を作成すればよい。ここで、リクエスト状態フリ
ップフロップ１２１，１２２の動作について補足すると
、Ｓ入力、Ｒ入力の値に従って、以下のようになる。

■Ｓ＝Ｏ，Ｒ＝０　・・・不変。

■　Ｓ＝Ｏ，Ｒ＝１　・・・　０にリセッ１−される。

■Ｓ＝１．Ｒ＝０　・・・　１にセットされる。

■　Ｓ＝１．Ｒ＝１　・・・　０にリセットされる。

第８図は、第４図のオペランド読み出し装置における主
要信号線上の信号の時間関係および因果関係を示したタ
イムチャー１〜である。該オペランド読み出し装置を構
成する各種レジスタならびにフリップフロップ（以下Ｆ
Ｆと略記する）は、第８図に示す２種類の周期的なタイ
ミングパルスＴＰＯ，ＴＰＩのいずれか一方によっての
み値が更新される。この１周期を１サイクルと呼ぶ。タ
イミングパルスＴＰＯが立ち」二がるタイミングをＴＯ
５ＴＰＩが立ち上がるタイミングをＴＩと呼ぶこととす
る。第８図に示した各種信号のうち、レジスタもしくは
ＦＦの出力であるものは、その値の更新されるタイミン
グを信号名の右側にカッコで記しである。また各信号の
伝わる信号線の第４図あるいは第１２．１４．１５図（
後述）における番号を各信号名の左側に示しである。リ
クエストＲＥＱ、最終要求信号ＬＡＳＴ、オペランドア
ドレス○ＡＤＲがＴＯにて送出される。前のリクエスト
が発行されたことによる退避レジスタ２５〜２８の状態
を示す信号ＢＯ，Ｂｌ、Ｂ２゜Ｒ３，Ｙの値とＲＥＱ、
０ＡＤＲの値とによって、第８図で示したＲＥＱが発行
されたことにより変化した、退避レジスタ２５〜２８の
状態を示す信号ＡＯ，ＡＩ、Ａ２．Ａ３．Ｘが決定され
、ＴＩにてセットされる。第８図では他の各信号につい
てもこのようにして時間関係および因果関係が示されて
いる。

次に、退避レジスタ２５〜２８の状態を表わす、状態表
示装置５４を、第９〜１３図を用いて説明する。

第１２図は状態表示装置５４、の構成例である。

５４には退避レジスタ２５〜２８の状態を表示するため
のＦＦ７０〜７４．８５〜８９が示されており、順にそ
の出力信号はＢＯ−Ｒ３，Ｙ、ＡＯ−Ａ３．Ｘである。

ＡＯ−Ａ３．Ｘ（７）５−）の信号は、第９図に示す１
０種の値の組合せをとり得、それぞれＳＯ〜Ｓ９という
状態名で呼ぶものとする。また、ＢＯ−Ｒ３，Ｙの５つ
の信号は第９図に示す１０種の値の組合せをとり符、そ
れぞれＲＯ〜Ｒ９という状態名で呼ぶものとする。ｓｏ
。

ＲＯは、オペランド読み出しを行っていない状態を表わ
す。Ｓ１〜Ｓ９．Ｒ１−Ｒ９はオペランド読み出しを行
っている状態を表わす。このとき、ＡＯ〜Ａ３．ＢＯ〜
Ｂ３はそ九ぞれ退避レジスタ２５〜２８に対応し、次の
リフニストが発行された時に読み出すべきオペランドの
少なくとも一部分が退避されている。退避レジスタに対
応した信号が１となる。

状態ＳＯ〜Ｓ９は、半サイクル前の状態ＲＯ〜Ｒ９と、
ＲＥＱ、０ＡＤＲ（３，２）、０ＡＤＲ（３，３）、０
ＡＤＲ（３，４）によって決定される。ここで○ＡＤＲ
（３，２〜４）は、オペランドアドレスのうち、６４バ
イトブロツク内のアドレスを示す３ビツトである。また
状態ＲＯ〜Ｒ９は、半サイクル前の状態ＳＯ〜Ｓ９と、
ＲＥＱ。

ＬＡＳＴによって決定される。ＲＯ−Ｒ９の各々につい
て、次の半サイクル後に出現しうるＳＯ〜Ｓ９のうちの
状態、また５ｏ−３９の各々について、次の半サイクル
後に出現しうるＲＯ〜Ｒ９のうちの状態を矢線でもって
第１０図に示す。各々の矢線で示された状態遷移の生じ
る条件を第１１図に示す。第１０．１１図で説明した状
態遷移を実現するために、第１２図で示した状態表示装
置５４においては、論理回路１００，１０１が設けられ
ている。１００には、ＡＯ−Ａ３．Ｘを表わすＦＦ８５
〜８９の出力線９５〜９９．リクエスＩ−線５１、最終
要求線５２が入力され、状態ＳＯ〜Ｓ９を表わす信号線
３３（複数）および、ＢＯ〜Ｂ３．Ｙを表わすＦＦ７０
〜７４の入力線７５〜７９を出力する。また１０１には
、７０〜７４の出力線８０〜８４およびり久ニスト線５
１、オペランドアドレス８５３が入力され、状態ＲＯ〜
Ｒ９を表わす信号線５７（複数）およびＦＦ８５〜８９
の入力線９０〜９４を出力する。１００゜１、　Ｏ］の
出力侶信号線５〜７９．９０〜９４上の信号名を順に１
３０Ｇ〜Ｔ３３Ｇ、ＹＣ；、ＡＯＧ〜Ａ３Ｇ、ＸＧとす
ると、そｈらの論理式は第１３図で示さ肛る様になる。

退避レジスタ入力制御装置５５の構成例を第１４図に示
す。退避レジスタ入力制御線４５〜４８はＦＦ１０３〜
１０６から出力される。

１０３〜１０６の入力線１０７〜１１０上の信号名を５
ＥＴＦＤＳＲＯ〜３Ｇとすると、その論理式は第１４図
で与えられ、論理回路群１０２から出力される。

退避レジスタ出力制御装置５６の構成例を第１５図に示
す。退避レジスタ出力制御線４９゜５０はＦＦ１１８，
１１９から出力される。ＦＦ１１８．１１９はＦＦ１１
２，１１３とそれぞ汎信号線１１６，１１７で接続さｆ
シている。Ｆ　Ｆ１１２．１１３の入力線１１４，１１
５上の信号名を５ＥＬＦＤＳＲ２／３Ｇとすると、そオ
しぞれの論理式は第５図で与えられ、論理回路群１１１
から出力される。

アドレス制御線５９上の信号名を ＭＡＤＲ３ＥＬとするとその論理式は第６図で与えられ
、アドレス制御装置５８から出力される。

〔発明の効果〕

第５〜７図の説明かられかるように１本発明によるオペ
ランド読み出し装置においては、長いオペランドの読み
出しを行う場合、メモリー参照量は、アラインメント機
構を有する従来の計算機のオペランド読み出し装置に比
べてほぼ半分で済む。

したがってこのような長いオペランドの出現する割合を
ηとすると、ηによって、命令当り平均メモリー参照量
■はほぼ第２図のグラフで与えられる。

さらに、アドレスが８バイ１−の倍数でないような長い
オペランドの読み出しにおいては、第３図で説明した従
来のオペランド読み出し装置によると、８回に１回の割
合でＢＸＸ処理必要となり、このＢＸ処理の度にリクエ
ストが１口金分に発行され、さらにメモリー参照も１６
バイト余分に行われる。これは本発明による場合に比較
して、リフニスト回数は１３％程度、メモリー参照量ば
１２５％程度の増加である。

【図面の簡単な説明】

第１図から第１９図は本発明の説明図である。 ２１．２２・・・アドレスレジスタ、２３．２４・・メ
モリー、２５〜２８・・・退避レジスタ、２９．３０・
・・セレクタ、３１・・・アライナ、３２・・・退避レ
ジスタ入出力制御装置、５４・・状態表示装置、５５・
・退避レジスタ入力制御装置、５６・・退避レジスタ出
力制御装置、５８・・アドレス制御装置。 馬１図 ’Ｆｉｚ　口 」ｋオヘ・り）ト遡　１　（汗ジ 光　３　図 第３図 ′￥−ＪｑＩ１２１ 斗にへ気　÷イ牛　４良代１　冬イ午 石１　（ρρｌρ、ρン　Ｆｒ　（θ０１０．ρ〕Ｊ２
（Ｉｏｌｌ、１）　ｇＺ　（ＪＯρ１．ρ）≦３　（Ｉ
　Ｏｇｏ、ｏン　Ｒ３（ｒｏｏｏ、ρ〕、１４　（Ｏｌ
ｌＯ，１）　Ｒ４（Ｄｌｒρ、ρン８５　（（１０１０
，ｌ）　ｆｆ５　（Ｏ０１θ、ｒ）Ｓｔ　（０００ｒ、
ｉｔ）　Ｒ６（θρｏｔ、ρ）≦７（ｒｔρｐ、ρ）　
／ｒ７（Ｉｆθ０．θ）訂（１００，（ｔ）　Ｒｅ　（
ＯＩｏｏ、０）３タ　（θＩＮ、ρン　にｑ　（θρｔ
　ｌｒθ〕拓　ｌＯ邑 馬　１１　図 ＫＥＱ、ＩＡメＴ ＷＩＤＥ（３，２）、７１ρ／Ｉ（３，，３）、ＷＡＤ
／？（３，、σノネトｆ牛　（５ＡＯＲ＝’ａｍ’〕ｌ
＋Ｘ、１（ｑ−ＩＡＤＲ（３，２）　ｕＭ（５ｔ３）・
７ｆＡＤＡ（３，４）　ｑ：ｌ。 ９（ｃｒ／ＩρＲ−ＪＪＬＩ）°ｉ１イρｆｃ（３，ｎ
１ＡＩＲ（３，３〕６ΔρＲ（３，イノ・’（７ｊｌＤ
Ｒ＝〕１０Ｌす＋ＴＡＤｌζ（３ｄ）ｆ／１９Ｒ（３，
３）ｚｉＩρｐ（３，ｌＬ）’ｌ（グＡＯＥ＝’ｘｐｏ
′）７５４０１で（３，３）−ｒｌｏＦ！（３，４）褥
’（７ｊＡＤＲ−）１１ａす５４ａ尺（３，３ルーＩＡ
Ｏｓ（３，Ｕ’＋　（？ＪＡＤＲ＝’（ｒｌリ　−’ｉ
／ｌ０Ｒ（３，２）’ＩＡＤＲ（Ｊ、３）、ＴｉＮ）Ｒ
（３，４）　りＹ！］１２　図 ’１０：Ａ％４０　ＫＥＱ　（５Ａ９Ｒ’ｔｒｎ’）ｆ
ＲＥＱ　（ＲＩｆｇ’ＪＲ６）　十ｋ【グ（Ｒ２ｔＲｎ
Ｒ７）ＰＩ　：ＡＶｘ＝ＲＤ　ＲＥＱ、１ＪＡｏＲ＝’
ｘｒｏすｆＲＥＯ（尺ＢｔＫ６ｔＲ１ｆＲＥＯ（Ｒ４ｔ
Ｒ１ｆＲ１１〕９４　：　Ｘｔ＝ＲＯＫＥＱ（ＩＡＯＲ
＝′ｌｅ＋リナＲＥＣＩ　Ｒ４すｍｌ５７５　βρ１ｒ
−（ＲＥＱ　ｔＡ３Ｔ）　・（５２ｔＳ３ｔＳ７）７６
　：　ｆ３Ｉｑ＝（ＲＥＱ　１ＡＲｒ）　（Ｓ４＋５７
ｖ５ｇ）７７Ｘ　ＢＺＧ＝　（ＲＥＤ　ｌＩ＃）　−（
βＬＩＲＡｔｓ５ｔＡ９）７ｇ：Ｒ３や（Ｒｔ、ｏｔｓ
Ｓｒ）　（ＢＺｔＳ６ｔＳ？）罰　７４　口 ＩＯ’１ＳＥｒＦＤｓｇ２ｔｒ＝ｇｒ４（ｇｏｔｇｖｔ
ｕ）１１０　５ＥＴＦＤＳＲ３ｔｒ　＝　ＫＥＱ　（Ｒ
θすＲＪ　ｆＩｓすＲ８）ｃｂ）　ｒｕ　５ｒｔＦｏｓ
ｐａｑ　−ｓｔす５ｚｔｓｓｔｓｔ＋ｓデ０５ＳＥｌｐ
ＤＦＦ５（ｒ＝ＳＺｆＳ３ｔＳ６ｔＳ７第　１６　図 ｆ串シＬ（宅ａ弊１ｔイ台号°７名−ｊｔｕいンーーー
ーー□−−−−□□−−−−□□□−！；ｑＭＡＤＲメ
Ｅｌ二ＲＥＱ（Ｉｊρを尺１＋ｌ？３ｔＦＳｔＲ１すＦ
θ］第　１７　図 第　１８　図

Claims (1)

1. 【特許請求の範囲】 １、　メモリー上の任意のアドレスに位置するオペラン
   トリを含むデータを、該メモリーから読み出し、読み出
   したデータを左もしくは右に必要な量だけシフトするこ
   とによって、所望のオペランドを左づめもしくは右づめ
   に位置づけさせることの可能なアラインメント機構を有
   するオペランド読み出し装置において、メモリーからの
   読み出しデータのうち上記アラインメン１へ機構を介し
   て該オペランド読み出し装置により既に出力されたデー
   タを除く部分であってしかも所望のオペラン１くの一部
   分でもある部分を格納しておく退避レジスタと、次のメ
   モリー読み出しにあたっては、該堆退避レジスタに格納
   さ九ているデータと重複せずに読み出しを行う制御手段
   と、退避レジスタ内に必要なだけの有効データが格納さ
   れている場合にはこの該退避レジスタ内のデータを上記
   アラインメント機構を介して上記オペランド読み出し装
   置の出力データとすることを可能とする制御手段とを有
   するオペランド読み出し装置。 ２、上記オペランド読み出し装置におけるメモリーがブ
   ロック分けされており、２つのブロックにまたがったデ
   ータは一回では読み出せないようなメモリー読み出し機
   構となっている場合において、２つのブロックにまたが
   ったオペランドもしくはオペランドの一部分をオペラン
   ド読み出し装置から出力するにあたって、一方のブロッ
   ク内のデータが上記退避レジスタに既に格納されてνＡ
   る場合には、もう一方のブロック内の残りのデータを読
   み出し退避レジスタに格納し、しかる後にンド読み出し
   装置。