JPS6041146A - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
- Publication number
- JPS6041146A JPS6041146A JP58149860A JP14986083A JPS6041146A JP S6041146 A JPS6041146 A JP S6041146A JP 58149860 A JP58149860 A JP 58149860A JP 14986083 A JP14986083 A JP 14986083A JP S6041146 A JPS6041146 A JP S6041146A
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- JP
- Japan
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- storage device
- data
- block
- buffer storage
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
- G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
バッファ記憶装置を有するデータ処理装置において、バ
ッファ記憶装置上に必要とするデータが存在しない時に
、主記憶装置からバッファ記憶装置に該データを転送す
る方法に関す。
ッファ記憶装置上に必要とするデータが存在しない時に
、主記憶装置からバッファ記憶装置に該データを転送す
る方法に関す。
山） 技術の背景
バッファ記憶装置を有するデータ処理装置において、ム
ーブ命令を実行する時に、若しバッファ記憶装置上にソ
ースオペランドデータが無い場合、該ソースオペランド
データを主記憶装置からバッファ記憶装置に転送するこ
とになるが、一般にソースオペランドデータはバッファ
記憶装置の１ブロツク境界を意識したデータとなってい
ないのが普通である。
ーブ命令を実行する時に、若しバッファ記憶装置上にソ
ースオペランドデータが無い場合、該ソースオペランド
データを主記憶装置からバッファ記憶装置に転送するこ
とになるが、一般にソースオペランドデータはバッファ
記憶装置の１ブロツク境界を意識したデータとなってい
ないのが普通である。
従って、例えば上記ソースオペランドデータがあるブロ
ックの最後の語から始まっている場合、該ブロックを最
初から１語づつ転送していたのでは、データ転送時のオ
ーバヘッドを増加させる要因を作ることになるので、効
率的な転送方式の検討が望まれていた。
ックの最後の語から始まっている場合、該ブロックを最
初から１語づつ転送していたのでは、データ転送時のオ
ーバヘッドを増加させる要因を作ることになるので、効
率的な転送方式の検討が望まれていた。
又、中央処理装置等によって大量のデータが必要になり
、そのデータがバッファ記憶装置上に無くて、主記憶装
置から当該ブロックをバッファ記憶装置に転送する必要
がある時、該データを高速Ｇこ中央処理装置に転送する
為に、通常は該ブロックをバッファ記憶装置に転送し、
書き込むと同時に、バイパスルートによって中央処理装
置に直接転送していた。本発明は、このバイパスルート
の有効利用を図ろうとするものである。
、そのデータがバッファ記憶装置上に無くて、主記憶装
置から当該ブロックをバッファ記憶装置に転送する必要
がある時、該データを高速Ｇこ中央処理装置に転送する
為に、通常は該ブロックをバッファ記憶装置に転送し、
書き込むと同時に、バイパスルートによって中央処理装
置に直接転送していた。本発明は、このバイパスルート
の有効利用を図ろうとするものである。
（ｃｌ 従来技術と問題点
バッファ記憶装置を有するデータ処理装置にオペて、バ
ッファ記憶装置をアクセスして、必要とするデータがバ
ッファ記憶装置に存在しない時、従来方式においては該
データがブロック境界から見−ζ、何処から始まるデー
タであっても、該ブロックの単位でバッファ記憶装置に
転送していた。
ッファ記憶装置をアクセスして、必要とするデータがバ
ッファ記憶装置に存在しない時、従来方式においては該
データがブロック境界から見−ζ、何処から始まるデー
タであっても、該ブロックの単位でバッファ記憶装置に
転送していた。
従って、必要とするデータ以外の、該ブロック内データ
も総て、バッファ記憶装置に転送していた為、データ処
理装置におけるオーバヘッドが増加する問題があった。
も総て、バッファ記憶装置に転送していた為、データ処
理装置におけるオーバヘッドが増加する問題があった。
又、例えばあるブロックの最終語から、ソースオペラン
ドデータが始まっている場合にも、残りの語数（具体的
には、３語×８バイトー２４バイト）を総て転送してい
た為、本来中央処理装置が必要とするデータもリプレイ
スしてしまうことになり、中央処理装置から見て、バッ
ファ記憶装置に対するヒント率を低下させる問題があっ
た。
ドデータが始まっている場合にも、残りの語数（具体的
には、３語×８バイトー２４バイト）を総て転送してい
た為、本来中央処理装置が必要とするデータもリプレイ
スしてしまうことになり、中央処理装置から見て、バッ
ファ記憶装置に対するヒント率を低下させる問題があっ
た。
（ｄ） 発明の目的
本発明は上記従来の欠点に鑑み、ムーブ命令等、大量の
データを必要とする命令を実行して、該データがバッフ
ァ記憶装置に無くて、主記憶装置からバッファ記憶装置
に転送する時に生ずる前記オーバヘッドを極力減らす為
に、該ソースオペランドデータが或ブロックの最初の語
に対応していない場合、そのブロックのバッファ記憶装
置への書き込み動作を止め、バッファ記憶装置に対する
無駄な転送サイクルを減らす方法を提供することを目的
とするものである。
データを必要とする命令を実行して、該データがバッフ
ァ記憶装置に無くて、主記憶装置からバッファ記憶装置
に転送する時に生ずる前記オーバヘッドを極力減らす為
に、該ソースオペランドデータが或ブロックの最初の語
に対応していない場合、そのブロックのバッファ記憶装
置への書き込み動作を止め、バッファ記憶装置に対する
無駄な転送サイクルを減らす方法を提供することを目的
とするものである。
ｔｅｌ 発明の構成
そしてこの目的は、本発明によれば、バッファ記憶装置
を有するデーり処理装置において、一つのブロックがバ
ッファ記憶装置に存在しなくて、主記憶装置から該ブロ
ックをバッファ記憶装置に転送する時、転送すべきソー
スオペランドが該ブロックの最初の語から始まっていな
いことを検出する手段を設け、該検出手段によって検出
出力が誇られた時、上記１．ａ装置からバッファ記憶装
置に対する転送サイクルを抑止して、バッファ記憶装置
に対する書き込みを行わないように制御する方法を提供
することによって達成され、バッファ記憶装置に対する
無駄な転送サイクルを減らすと共に、不必要なりブレイ
スを回避できる利点がある。
を有するデーり処理装置において、一つのブロックがバ
ッファ記憶装置に存在しなくて、主記憶装置から該ブロ
ックをバッファ記憶装置に転送する時、転送すべきソー
スオペランドが該ブロックの最初の語から始まっていな
いことを検出する手段を設け、該検出手段によって検出
出力が誇られた時、上記１．ａ装置からバッファ記憶装
置に対する転送サイクルを抑止して、バッファ記憶装置
に対する書き込みを行わないように制御する方法を提供
することによって達成され、バッファ記憶装置に対する
無駄な転送サイクルを減らすと共に、不必要なりブレイ
スを回避できる利点がある。
ｆｆｌ 発明の実施例
ムーブ命令等、連続したデータを大量に読み出すような
時、ア１゛レスの若い方から順番に読み出すが、そのソ
ースオペランドデータがバッファ記憶装置上に無い時、
主記憶装置からバッファ記１、ａ装置に転送する必要が
ある。
時、ア１゛レスの若い方から順番に読み出すが、そのソ
ースオペランドデータがバッファ記憶装置上に無い時、
主記憶装置からバッファ記１、ａ装置に転送する必要が
ある。
本発明は、例えば上記ソースオペラン１゛データが、あ
るブロックの最後の語から始まる場合、そのブロック内
の他の語は、上記命令では使用されることがないことに
着目してなされたもので、該ブロックを主記憶装置から
バッファ記憶装置に転送する時、バッファ記憶装置への
書き込み動作を止めて、中央処理装置に対するデータ転
送だりを行い、バッファ記憶装置に対する転送サイクル
の減少を図り、次のオペレーションに直ちに移れるよう
にするものである。
るブロックの最後の語から始まる場合、そのブロック内
の他の語は、上記命令では使用されることがないことに
着目してなされたもので、該ブロックを主記憶装置から
バッファ記憶装置に転送する時、バッファ記憶装置への
書き込み動作を止めて、中央処理装置に対するデータ転
送だりを行い、バッファ記憶装置に対する転送サイクル
の減少を図り、次のオペレーションに直ちに移れるよう
にするものである。
以下本発明の実施例を図面によって詳述する。
第１図は本発明の詳細な説明する図であり、第２図は本
発明を実施する為に必要な転送制御回路をブロック図で
示した図である。
発明を実施する為に必要な転送制御回路をブロック図で
示した図である。
第１図において、１は主記憶装置（ＭＳ） 、 ２はバ
ッファ記憶装置（以下ＢＳという）、２１はバッファ記
憶装置アドレスレジスタ（ＢＳＡＲ） 、 ３．４は論
理和回路、５はバイパスルートである。
ッファ記憶装置（以下ＢＳという）、２１はバッファ記
憶装置アドレスレジスタ（ＢＳＡＲ） 、 ３．４は論
理和回路、５はバイパスルートである。
先ず、図示していない中央処理装置（以下ｃｐｕという
）において、ムーブ命令等大量のソースオペランドデー
タを転送する命令が実行され、ＢＳ ２のアドレスレジ
スタ（ＢＳＡＲ） ２１にオペランドアドレスをセット
し、ＢＳ ２をアクセスしたが、そのＢＳ２上に該デー
タが存在しない時、主記憶装置（ＭＳ）１より該ソース
オペランドデータをＢＳ ２に転送することになる。
）において、ムーブ命令等大量のソースオペランドデー
タを転送する命令が実行され、ＢＳ ２のアドレスレジ
スタ（ＢＳＡＲ） ２１にオペランドアドレスをセット
し、ＢＳ ２をアクセスしたが、そのＢＳ２上に該デー
タが存在しない時、主記憶装置（ＭＳ）１より該ソース
オペランドデータをＢＳ ２に転送することになる。
」二記ソースオペラントチ゛−夕は、アドレスの若い力
から順番に連続したデータで構成されており、その順番
に従って、主記憶装置上からＢＳ ２上に転送する。こ
の時、一度に転送する単位は１ブロツク （例えば、８
バイトメ４語−３２バイト）であっ乙 １語づつ４回に
分器ノ°ＣＢＳ ２Ｊ二に転送される。
から順番に連続したデータで構成されており、その順番
に従って、主記憶装置上からＢＳ ２上に転送する。こ
の時、一度に転送する単位は１ブロツク （例えば、８
バイトメ４語−３２バイト）であっ乙 １語づつ４回に
分器ノ°ＣＢＳ ２Ｊ二に転送される。
そして、ｃｐｕへの転送速度を早くする為に、該転送デ
ータを１３３２に書き込むと同時に、バイパスルート５
を通して論理和回路４を経て、ｃｐｕに直接データを転
送するように制御される。
ータを１３３２に書き込むと同時に、バイパスルート５
を通して論理和回路４を経て、ｃｐｕに直接データを転
送するように制御される。
本発明においては、上記転送データの、あるアドレスブ
ロックについて見た時、例えば転送すべきデータが該ブ
ロックの最後の語から始まっている時、他の３語につい
ては、本データ転送には無関係なデータであるので、該
ブロックについては、上記↑、ａ装Ｗ （ＭＳ） ｌか
らＢｓ２へ転送するが、ＢＳ ２への書き込みを抑止し
て、上記最終語のみ前記・バイパスルート５を通してｃ
Ｐｕに転送するように制御するのである。
ロックについて見た時、例えば転送すべきデータが該ブ
ロックの最後の語から始まっている時、他の３語につい
ては、本データ転送には無関係なデータであるので、該
ブロックについては、上記↑、ａ装Ｗ （ＭＳ） ｌか
らＢｓ２へ転送するが、ＢＳ ２への書き込みを抑止し
て、上記最終語のみ前記・バイパスルート５を通してｃ
Ｐｕに転送するように制御するのである。
第２図がその制御回路を示したもので、２Ｉは第１図と
同じアドレスレジスタ（ＢＳＡＩ？）で、２２が１ブロ
ツクの内部アドレス２ビツトをデコートするデコーダ（
ＤＥＣ） 、 ２３がムーブ命令等連続した大量のデー
タを転送する命令を実行中であることを示すムーブフリ
ップフロツブ（ＭＦＦ ） 、 ２４はナンド回路、２
５は論理積回路で、その入力の一つに、主記憶装置（Ｍ
Ｓ） １からＢＳ ２への転送ザイクルを指示する制御
信号（Ｍ（：ＹＣＬＥ）があり、該論理積回路２５の出
力信号ＭＯνＥＩＮがあると、通常の転送動作が行われ
る。
同じアドレスレジスタ（ＢＳＡＩ？）で、２２が１ブロ
ツクの内部アドレス２ビツトをデコートするデコーダ（
ＤＥＣ） 、 ２３がムーブ命令等連続した大量のデー
タを転送する命令を実行中であることを示すムーブフリ
ップフロツブ（ＭＦＦ ） 、 ２４はナンド回路、２
５は論理積回路で、その入力の一つに、主記憶装置（Ｍ
Ｓ） １からＢＳ ２への転送ザイクルを指示する制御
信号（Ｍ（：ＹＣＬＥ）があり、該論理積回路２５の出
力信号ＭＯνＥＩＮがあると、通常の転送動作が行われ
る。
今、ある１ブロツクについての転送開始信号が付勢され
、デコーダ（ＤＥＣ） ２２が活性化され、アドレスレ
ジスタ（ＢＳＡＲ） ２１にセソＩ・されているバッフ
ァ記憶装置アドレスが、例えば該ブロックの最終語を示
すものであったとすると、デコーダ（ＤＥＣ’） ２２
の１１で示す出力線が付勢される。
、デコーダ（ＤＥＣ） ２２が活性化され、アドレスレ
ジスタ（ＢＳＡＲ） ２１にセソＩ・されているバッフ
ァ記憶装置アドレスが、例えば該ブロックの最終語を示
すものであったとすると、デコーダ（ＤＥＣ’） ２２
の１１で示す出力線が付勢される。
この時、ムーブフリップフロツブ（ＭＦＦ ） ２３は
オンになっているので、ナンド回路２４において論理積
がとれ、論理積回路２５に入力されている前記制御信号
ＭＣＹＣＬＥを閉塞するように動作し、その出力信号Ｍ
ＯνＥＩＮは抑止される。
オンになっているので、ナンド回路２４において論理積
がとれ、論理積回路２５に入力されている前記制御信号
ＭＣＹＣＬＥを閉塞するように動作し、その出力信号Ｍ
ＯνＥＩＮは抑止される。
然して、上記ブロックの最終語は必要なデータであるの
で、バイパスルート５．論理和回路４を通してＣＰＵに
転送するように制御することにより、本発明の目的に合
った、効率的なバッファ記憶装置への転送制御が実行で
きることになる。
で、バイパスルート５．論理和回路４を通してＣＰＵに
転送するように制御することにより、本発明の目的に合
った、効率的なバッファ記憶装置への転送制御が実行で
きることになる。
＋ｇ＋ 発明の効果
以上詳細に説明したように、本発明によれば、バッファ
記憶装置を有するデータ処理装置において、ムーブ命令
等の大量のデータ転送を伴う命令が実行された時、該デ
ータがへソファ記憶装置に存在しないと、上記（，２装
置からバッファ記１．α装置に該データをブロック単位
で転送することになるが、該データが例えば上記ブロッ
クの最終語に対応する時は、該ブロックはバッファ記１
．ａ装置に書き込のを行わないように制御されるので、
バッファ記憶装置に刻する転送す′イクルを削減でき、
効率の良いデ＝り転送制御を実行することができる。
記憶装置を有するデータ処理装置において、ムーブ命令
等の大量のデータ転送を伴う命令が実行された時、該デ
ータがへソファ記憶装置に存在しないと、上記（，２装
置からバッファ記１．α装置に該データをブロック単位
で転送することになるが、該データが例えば上記ブロッ
クの最終語に対応する時は、該ブロックはバッファ記１
．ａ装置に書き込のを行わないように制御されるので、
バッファ記憶装置に刻する転送す′イクルを削減でき、
効率の良いデ＝り転送制御を実行することができる。
第１図は本発明の詳細な説明する図、第２図は本発明を
実施するのに必要な転送制御回路をブロック図で示した
図である。 図面において、１は主記憶装置（ＭＳ） 、 ２はノ＼
ソファ記憶装置（ＢＳ） 、 ２１はアドレスレジスタ
（ＢＳＡＲ） 、 、 ２２はデコーダ（ＤＥＣ） 、
２３はムーブフリップフロツブ（ＭＦＦ ） 、 ５
はノ＼イノぐスルレート。 ＭＣＹＣＬＥ、 ＭＯＶＥＩＮは制御信号、をそれぞれ
示す。
実施するのに必要な転送制御回路をブロック図で示した
図である。 図面において、１は主記憶装置（ＭＳ） 、 ２はノ＼
ソファ記憶装置（ＢＳ） 、 ２１はアドレスレジスタ
（ＢＳＡＲ） 、 、 ２２はデコーダ（ＤＥＣ） 、
２３はムーブフリップフロツブ（ＭＦＦ ） 、 ５
はノ＼イノぐスルレート。 ＭＣＹＣＬＥ、 ＭＯＶＥＩＮは制御信号、をそれぞれ
示す。
Claims (1)
- バッファ記憶装置を有するデータ処理装置において、一
つのソースオペランドデータがバッファ記憶装置に存在
しなくて、主記憶装置から該アドレスのブロックをバッ
ファ記憶装置に転送する時、該ソースオペランドが上記
ブロックの最初の語から始まっていないことを検出する
手段を設け、該検出手段によって検出出方が得られた時
、主記憶装置からバッファ記憶装置に対する転送サイク
ルを抑止して、バッファ記憶装置に対する書き込みを行
わないように制御することを特徴とするデータ転送制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149860A JPS6041146A (ja) | 1983-08-17 | 1983-08-17 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149860A JPS6041146A (ja) | 1983-08-17 | 1983-08-17 | デ−タ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6041146A true JPS6041146A (ja) | 1985-03-04 |
Family
ID=15484230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58149860A Pending JPS6041146A (ja) | 1983-08-17 | 1983-08-17 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041146A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4933835A (en) * | 1985-02-22 | 1990-06-12 | Intergraph Corporation | Apparatus for maintaining consistency of a cache memory with a primary memory |
| US5091846A (en) * | 1986-10-03 | 1992-02-25 | Intergraph Corporation | Cache providing caching/non-caching write-through and copyback modes for virtual addresses and including bus snooping to maintain coherency |
| US5255384A (en) * | 1985-02-22 | 1993-10-19 | Intergraph Corporation | Memory address translation system having modifiable and non-modifiable translation mechanisms |
-
1983
- 1983-08-17 JP JP58149860A patent/JPS6041146A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4933835A (en) * | 1985-02-22 | 1990-06-12 | Intergraph Corporation | Apparatus for maintaining consistency of a cache memory with a primary memory |
| US5255384A (en) * | 1985-02-22 | 1993-10-19 | Intergraph Corporation | Memory address translation system having modifiable and non-modifiable translation mechanisms |
| US5091846A (en) * | 1986-10-03 | 1992-02-25 | Intergraph Corporation | Cache providing caching/non-caching write-through and copyback modes for virtual addresses and including bus snooping to maintain coherency |
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