JPS604252A - 半導体集積回路記憶装置 - Google Patents
半導体集積回路記憶装置Info
- Publication number
- JPS604252A JPS604252A JP58112038A JP11203883A JPS604252A JP S604252 A JPS604252 A JP S604252A JP 58112038 A JP58112038 A JP 58112038A JP 11203883 A JP11203883 A JP 11203883A JP S604252 A JPS604252 A JP S604252A
- Authority
- JP
- Japan
- Prior art keywords
- metal
- metal interconnection
- integrated circuit
- semiconductor integrated
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体集積回路装置に係り、特にＭＯ８ｉＯ
８電界効果トランジスタされた半導体集積回路記憶装置
に関する。
８電界効果トランジスタされた半導体集積回路記憶装置
に関する。
ＭＯ８電界効果トランジスタを用いた半導体集積回路記
憶装置けに於いて、近年大容鷺化が目覚ましく、装置の
性能向上が著しい。特に記憶装置の動作速度の高速化は
、著しいものがある。しかしながら、高速化を促進する
際に、新たな問題が生じてきた。すなわち、装置の大容
量化に伴って、メモリーセル内のアドレスを選択するた
めの信号線（ワードＨ）の幅が微細化され、またデコー
ダからのメモリーセルの遠端までの距耶が長くなって、
ワード線での信号の伝播速度の遅れが大きくなってきた
。このため、ワード線での遅延時間の装置の動作速度に
占める割合が大きくなり、装置の高速化の大きな妨げに
なってきた。
憶装置けに於いて、近年大容鷺化が目覚ましく、装置の
性能向上が著しい。特に記憶装置の動作速度の高速化は
、著しいものがある。しかしながら、高速化を促進する
際に、新たな問題が生じてきた。すなわち、装置の大容
量化に伴って、メモリーセル内のアドレスを選択するた
めの信号線（ワードＨ）の幅が微細化され、またデコー
ダからのメモリーセルの遠端までの距耶が長くなって、
ワード線での信号の伝播速度の遅れが大きくなってきた
。このため、ワード線での遅延時間の装置の動作速度に
占める割合が大きくなり、装置の高速化の大きな妨げに
なってきた。
第１図に示すフリップフロップ形メモリーセルを例に、
説明すると、トランジスタＴ１及びＴ２のゲート１極に
つながるワード線Ｗには、多結晶シリコンを配線として
使用し、ワード線と交叉するディジンｌ−線（Ｄ、Ｄ）
には、アルミニウム配線？使用していた。しかしながら
１通常、多結晶シリコンは層抵抗が約２０Ω／［ｊ（膜
厚的０．５μｍ）とアルミニウム（層抵抗約０．０３Ω
／［ｌ、膜厚１．２μｍ）に比べて２桁も大きいため、
６４にや２５６にビットメモリーのように大容量化され
ると、多結晶シリコンを用いたワード線での信号の伝播
遅延が大きく、装置の動作速度が遅くなり装置の高速化
が内棒である。
説明すると、トランジスタＴ１及びＴ２のゲート１極に
つながるワード線Ｗには、多結晶シリコンを配線として
使用し、ワード線と交叉するディジンｌ−線（Ｄ、Ｄ）
には、アルミニウム配線？使用していた。しかしながら
１通常、多結晶シリコンは層抵抗が約２０Ω／［ｊ（膜
厚的０．５μｍ）とアルミニウム（層抵抗約０．０３Ω
／［ｌ、膜厚１．２μｍ）に比べて２桁も大きいため、
６４にや２５６にビットメモリーのように大容量化され
ると、多結晶シリコンを用いたワード線での信号の伝播
遅延が大きく、装置の動作速度が遅くなり装置の高速化
が内棒である。
このワード線での遅延時間を小さくする方法の１つとし
て、従来、第２図に示すような、二ｊ−金属相互配線４
１η造が採用されている。すなわぢ、相互配、１．ｉ用
のｍｌ−の金属相互配線６（ｇ厚１．０〜１２μｍ）を
形成する時、ワード線としての多結晶シリコン４に接続
された第一の金属相互配線７も同時に形成する。次に、
第二の層間絶縁膜８として、気相成長酸化膜（ＣＶＤ８
ｉ０２）（膜厚１．０μ）を成長した後、前記多結晶シ
リコン膜４に接続された第一の金属相互配線７と第二の
金属相互配線９とを接続するためのスルーホール２）を
開孔し、第二の金属相互配線９（）膜厚１．０〜１、２
μｍ）を形成する。このようにして、ワード線としての
多結晶シリコン膜４を必要に応じて（ｉｉＪ箇所か、第
二の金属相互配線９と接続させて．ワード線での信号の
伝播遅延を小さく抑えることができる。
て、従来、第２図に示すような、二ｊ−金属相互配線４
１η造が採用されている。すなわぢ、相互配、１．ｉ用
のｍｌ−の金属相互配線６（ｇ厚１．０〜１２μｍ）を
形成する時、ワード線としての多結晶シリコン４に接続
された第一の金属相互配線７も同時に形成する。次に、
第二の層間絶縁膜８として、気相成長酸化膜（ＣＶＤ８
ｉ０２）（膜厚１．０μ）を成長した後、前記多結晶シ
リコン膜４に接続された第一の金属相互配線７と第二の
金属相互配線９とを接続するためのスルーホール２）を
開孔し、第二の金属相互配線９（）膜厚１．０〜１、２
μｍ）を形成する。このようにして、ワード線としての
多結晶シリコン膜４を必要に応じて（ｉｉＪ箇所か、第
二の金属相互配線９と接続させて．ワード線での信号の
伝播遅延を小さく抑えることができる。
しかしながら、従来のこの構造では、相互１綜としての
第一の金属相互配線は．１．０〜１．２μ程度の厚い膜
厚が必要なため，層間絶縁）罠としてのＣＶＤ Ｓｉｎ
２膜７の，第一の金属相互配線６．７の段部げ）におけ
るステップカバレ・ソジが悪く，前記段部げ）で第二の
金属相互配線９が断線もしくは断線寸前の状態になり，
歩留り低下，信頼性低下の原因になっていた。
第一の金属相互配線は．１．０〜１．２μ程度の厚い膜
厚が必要なため，層間絶縁）罠としてのＣＶＤ Ｓｉｎ
２膜７の，第一の金属相互配線６．７の段部げ）におけ
るステップカバレ・ソジが悪く，前記段部げ）で第二の
金属相互配線９が断線もしくは断線寸前の状態になり，
歩留り低下，信頼性低下の原因になっていた。
本発明は，上記欠点を解消し、信頼性の高い高速化され
た、高性能大容量半導体集積回路記憶装置を提供するこ
とを目的とする。
た、高性能大容量半導体集積回路記憶装置を提供するこ
とを目的とする。
本発明の特徴は、所定の回路素子を搭載した半導体基板
の一生面上に形成された二層金属相互配録を有する半導
体集積回路記憶装置においてメモリーセル内のアドレス
を選択するための信号線としての多結晶シリコン膜が．
第一の層間絶縁膜を通して開孔された第一のコンタクト
孔を介して。
の一生面上に形成された二層金属相互配録を有する半導
体集積回路記憶装置においてメモリーセル内のアドレス
を選択するための信号線としての多結晶シリコン膜が．
第一の層間絶縁膜を通して開孔された第一のコンタクト
孔を介して。
第一の金属相互配線と，少なくとも２箇所以上で直接接
続されており、主相互配線としての第二の金属相互配線
が．該第−の１Ｍ間絶縁膜かつ，該第−の金属相互配線
を絶縁するための第二の層間絶縁膜を通して一１孔され
た第二のコンタクト孔を介して，内部素子に接続されて
おり，該第−の金属相互配−の膜厚が、該第二の金属相
互配線よりも薄くなっている半導体集積回路記憶装置に
ある。
続されており、主相互配線としての第二の金属相互配線
が．該第−の１Ｍ間絶縁膜かつ，該第−の金属相互配線
を絶縁するための第二の層間絶縁膜を通して一１孔され
た第二のコンタクト孔を介して，内部素子に接続されて
おり，該第−の金属相互配−の膜厚が、該第二の金属相
互配線よりも薄くなっている半導体集積回路記憶装置に
ある。
本発明による半導体集積回路装置の一実施例を図面を用
いて説明する。第３図において、ワード線としての多結
晶シリコン膜４は，コンタクト孔（Ｃ３）を介して第一
の金属相互配線１０（膜厚０、５μｍ）と接続されてい
る。弗−の金属相互配線１０は，ワード線の配線抵抗を
下げる目的のみに使用するため，０．５μｍ程度（場合
によっては。
いて説明する。第３図において、ワード線としての多結
晶シリコン膜４は，コンタクト孔（Ｃ３）を介して第一
の金属相互配線１０（膜厚０、５μｍ）と接続されてい
る。弗−の金属相互配線１０は，ワード線の配線抵抗を
下げる目的のみに使用するため，０．５μｍ程度（場合
によっては。
それ以下でもよい）の薄いＪ膜厚でよい。第二〇層間絶
縁膜８は、上述のように川−の金属相互配線１０の膜厚
が薄いため、第２図の従来法における第二の眉間絶縁膜
８の膜厚（１μｍ）より薄くすることができる。すなわ
ち０．５μｍ程度でも、第一の金属相互配線１００段部
（口ｌにおけるステ・ンブカバレッジは、問題ない形状
を呈する。従って第二の金属相互配線１１が，Ｂ−の金
属相互配線８ヶ横切っても，上記段部（０）にどいて、
断線する恐れはない。第二の金属相互配線１１は，第一
の層間絶縁膜５及び第二の層間絶縁膜８を通して開孔さ
れたコンタクト孔（Ｃ４）を介して、内部素子（例えば
、多結晶シリコン配線３）に接続される。
縁膜８は、上述のように川−の金属相互配線１０の膜厚
が薄いため、第２図の従来法における第二の眉間絶縁膜
８の膜厚（１μｍ）より薄くすることができる。すなわ
ち０．５μｍ程度でも、第一の金属相互配線１００段部
（口ｌにおけるステ・ンブカバレッジは、問題ない形状
を呈する。従って第二の金属相互配線１１が，Ｂ−の金
属相互配線８ヶ横切っても，上記段部（０）にどいて、
断線する恐れはない。第二の金属相互配線１１は，第一
の層間絶縁膜５及び第二の層間絶縁膜８を通して開孔さ
れたコンタクト孔（Ｃ４）を介して、内部素子（例えば
、多結晶シリコン配線３）に接続される。
上述した構造によれば、メモリーセルの多結晶シリコン
膜で形成したワード線が第一の金属配線で裏打ちされて
いるため，ワード線の伝播速度が速い。接続は、ワード
線の長さに応じて，任意の場所に，何箇所でも行うこと
ができる。このようにすれば、装置が大容量化されても
ワード線での信号の伝播遅延を小さく抑えることができ
、装置の高速化が計れる。
膜で形成したワード線が第一の金属配線で裏打ちされて
いるため，ワード線の伝播速度が速い。接続は、ワード
線の長さに応じて，任意の場所に，何箇所でも行うこと
ができる。このようにすれば、装置が大容量化されても
ワード線での信号の伝播遅延を小さく抑えることができ
、装置の高速化が計れる。
また、ｉ番−の金属配線は、Ｐ、二の金属配線の膜厚よ
りも、薄く形成しているため、従来法に見られたような
第二の金属相互配線の第一の金属相互配線の段部におけ
る断線の心配もない。従って装置の歩留り低下や信頼性
低下の問題も解決される。
りも、薄く形成しているため、従来法に見られたような
第二の金属相互配線の第一の金属相互配線の段部におけ
る断線の心配もない。従って装置の歩留り低下や信頼性
低下の問題も解決される。
以上、詳細に説明したように本発明によれば、動作速度
の優れた信頼性の篩い、高性能大容量記憶装置を実現で
き、その効果は大である。
の優れた信頼性の篩い、高性能大容量記憶装置を実現で
き、その効果は大である。
第１図はフリップフロップ形メモリーセルの回路図、第
２図は、従来の二層金属相互配線構造のｌ断面図、第３
図は１本発明実施例による二層金属相互配置１Ｊ４イ６
造の断面図である。 なお図において、１・・・・・・半導体基板、２・・・
・・・フィールド酸化膜、３・・・・・・多結晶シリコ
ン配線、４・・・・・・多結晶シリコン配線（ワード線
）、５・・・・・・第一層間絶縁膜、６． ７．１０・
・・・・・第一金属相互配線、８・・・・・・第二層間
絶縁膜、９．１１・・・・・・第二金属相互配？ｆ、１
．（ＣＩ）、（Ｃ３）・・・・・・第一のコンタクト孔
。 （Ｃ２）・・・・・・スルーホール、（Ｃ４）・・・・
・・第二のコンタクト孔、（イ）、（ロ）・・・・・・
第−金属相互配線の段部。 である。 免１ 個 蒙Ｚ＠ 一 一 ）３回 １口）
２図は、従来の二層金属相互配線構造のｌ断面図、第３
図は１本発明実施例による二層金属相互配置１Ｊ４イ６
造の断面図である。 なお図において、１・・・・・・半導体基板、２・・・
・・・フィールド酸化膜、３・・・・・・多結晶シリコ
ン配線、４・・・・・・多結晶シリコン配線（ワード線
）、５・・・・・・第一層間絶縁膜、６． ７．１０・
・・・・・第一金属相互配線、８・・・・・・第二層間
絶縁膜、９．１１・・・・・・第二金属相互配？ｆ、１
．（ＣＩ）、（Ｃ３）・・・・・・第一のコンタクト孔
。 （Ｃ２）・・・・・・スルーホール、（Ｃ４）・・・・
・・第二のコンタクト孔、（イ）、（ロ）・・・・・・
第−金属相互配線の段部。 である。 免１ 個 蒙Ｚ＠ 一 一 ）３回 １口）
Claims (1)
- 所定の回路素子ケ搭載した半導体基板の一生面上に形成
された二層金属相互配線を有する半導体集積回路記憶装
置においてメモリーセル内のアドレスを選択するための
信号線としての多結晶シリコン膜が、纂−の層間絶縁膜
を辿して開孔された第一のコンタクト孔を介して、第一
の金属相互配線と、少なくとも、２箇所以上で、直接接
続されて石り、主相互配線としての第二の金属相互配線
が、該第−の層間絶縁膜かっ、該第−の金属相互配線を
絶縁するための第二の層間絶＃：膜を通して開孔された
第二のコンタクト孔を介して、内部素子に接続されてお
り、該第−の金属相互配線の膜／ｌが、該第二の金属相
互配線よりも薄くなっていることを特徴とする半導体集
積回路記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112038A JPS604252A (ja) | 1983-06-22 | 1983-06-22 | 半導体集積回路記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112038A JPS604252A (ja) | 1983-06-22 | 1983-06-22 | 半導体集積回路記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS604252A true JPS604252A (ja) | 1985-01-10 |
Family
ID=14576451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112038A Pending JPS604252A (ja) | 1983-06-22 | 1983-06-22 | 半導体集積回路記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604252A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57123927A (en) * | 1981-01-27 | 1982-08-02 | Kawasaki Steel Corp | Production of high tensile steel plate of superior low temperature toughness |
| JP2006087487A (ja) * | 2004-09-21 | 2006-04-06 | Fuji Electric Retail Systems Co Ltd | ショーケース |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570060A (en) * | 1978-11-20 | 1980-05-27 | Mitsubishi Electric Corp | Semiconductor device |
| JPS56161668A (en) * | 1980-05-16 | 1981-12-12 | Hitachi Ltd | Semiconductor device |
| JPS5756958A (en) * | 1980-09-22 | 1982-04-05 | Toshiba Corp | Semiconductor device |
| JPS583252A (ja) * | 1981-06-29 | 1983-01-10 | Seiko Epson Corp | 半導体集積回路装置 |
-
1983
- 1983-06-22 JP JP58112038A patent/JPS604252A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570060A (en) * | 1978-11-20 | 1980-05-27 | Mitsubishi Electric Corp | Semiconductor device |
| JPS56161668A (en) * | 1980-05-16 | 1981-12-12 | Hitachi Ltd | Semiconductor device |
| JPS5756958A (en) * | 1980-09-22 | 1982-04-05 | Toshiba Corp | Semiconductor device |
| JPS583252A (ja) * | 1981-06-29 | 1983-01-10 | Seiko Epson Corp | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57123927A (en) * | 1981-01-27 | 1982-08-02 | Kawasaki Steel Corp | Production of high tensile steel plate of superior low temperature toughness |
| JP2006087487A (ja) * | 2004-09-21 | 2006-04-06 | Fuji Electric Retail Systems Co Ltd | ショーケース |
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