JPS604261A - サイリスタ - Google Patents
サイリスタInfo
- Publication number
- JPS604261A JPS604261A JP58113386A JP11338683A JPS604261A JP S604261 A JPS604261 A JP S604261A JP 58113386 A JP58113386 A JP 58113386A JP 11338683 A JP11338683 A JP 11338683A JP S604261 A JPS604261 A JP S604261A
- Authority
- JP
- Japan
- Prior art keywords
- junction
- layer
- gate
- dirts
- cathode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
- H10D84/133—Thyristors having built-in components the built-in components being capacitors or resistors
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ス、産業上の利用分野
本発明にサスリスクの市極保目澁構造に闇するものであ
る。
る。
口、従来技術
代表的なサイリスクであるＳＣＲ （以下単にサスリス
クと称す，６）は、弟ｌ因に示すようにシリコンのＰＮ
ＰＨの四層構造を何し、外側から第三層のＰ（Ｎ）Ｊ醋
に市ＩＩ ＩＩｌｌ ４ ＆であるブート（Ｇ）、表裏
のＮ層及びＰ層に大々カソード（Ｋ）及びアノ−Ｆ （
Ａ）の電極ｆ．備えている０上記サイリスタな、第２図
に示すように、ｎｐｎのトランジスタＩｌｌトｐ ｎ
ｐのトランジスタ｛２｝のコレクタ（Ｃ）とベース（Ｂ
）を互いＶＣ接就したものと考えることができる。この
構造において順方ＩＩ−ＩＪのススンチ動作を考える。
クと称す，６）は、弟ｌ因に示すようにシリコンのＰＮ
ＰＨの四層構造を何し、外側から第三層のＰ（Ｎ）Ｊ醋
に市ＩＩ ＩＩｌｌ ４ ＆であるブート（Ｇ）、表裏
のＮ層及びＰ層に大々カソード（Ｋ）及びアノ−Ｆ （
Ａ）の電極ｆ．備えている０上記サイリスタな、第２図
に示すように、ｎｐｎのトランジスタＩｌｌトｐ ｎ
ｐのトランジスタ｛２｝のコレクタ（Ｃ）とベース（Ｂ
）を互いＶＣ接就したものと考えることができる。この
構造において順方ＩＩ−ＩＪのススンチ動作を考える。
カソード（Ｋ）からアノード（Ａ）ＶＣ回から電流■。
ほ、各トランジスタ（用２１夫々の電流増幅率をα、、
α２とし、各トランジスタ１１） ＋２１のコレクタ（
Ｇ）とベース（Ｂ）間の漏洩竃流を工。、、Ｆ （Ａ）
間の電圧を増加していくと、ある大きさ（ブレークオー
バ′嘔圧ＶＢｏ ） ｖｃなったとき、電流増幅率の和
α、＋α２が／ Ｉ／Ｃなる。このときカソード（Ｋ）
一アノード（Ａ）間に流れる屯流工。ｌ−［弟３図中（
イ）に示す便化を示して急坂にｊ｝１大し、サイリスク
は導通状ｒ．Ｍ ｒ（なる。
α２とし、各トランジスタ１１） ＋２１のコレクタ（
Ｇ）とベース（Ｂ）間の漏洩竃流を工。、、Ｆ （Ａ）
間の電圧を増加していくと、ある大きさ（ブレークオー
バ′嘔圧ＶＢｏ ） ｖｃなったとき、電流増幅率の和
α、＋α２が／ Ｉ／Ｃなる。このときカソード（Ｋ）
一アノード（Ａ）間に流れる屯流工。ｌ−［弟３図中（
イ）に示す便化を示して急坂にｊ｝１大し、サイリスク
は導通状ｒ．Ｍ ｒ（なる。
１１ｊシてサイリスクを頑方回ＩＩｃ導朋びせるｒｃほ
、上記の場合の他、カソード（Ｋ）とブート（Ｇ）の間
に一定値以上のブート１流（グートターンオン′ｔ１（
σＬ”ａｑ・）を通″＋ｉ Ｔ ｆＬば低い順方向型出
印加の状態でａ工＋α２＝ｌｖＣすることができ、順方
向に辱ｊ巾妊せることができる。このとき工。は第３図
中（ロ）ＶＣ示すようＶｃλ化する。
、上記の場合の他、カソード（Ｋ）とブート（Ｇ）の間
に一定値以上のブート１流（グートターンオン′ｔ１（
σＬ”ａｑ・）を通″＋ｉ Ｔ ｆＬば低い順方向型出
印加の状態でａ工＋α２＝ｌｖＣすることができ、順方
向に辱ｊ巾妊せることができる。このとき工。は第３図
中（ロ）ＶＣ示すようＶｃλ化する。
而して上記ゲートターンオン市流工。Ｔに設計（＋ｔ４
ｊＨｉ ！７ ＶＣＴ ；ｂ コｔ！：が’ｊｕｍか
しく、ｔＵ、ｔば１１Ａ〜／θθ どいった広範囲にば
らついている場合μＡ が多い。このばらつきの原因は熱処理工程中に生じるゲ
ート饋域とカソード頭載の接合（以下Ｇ−に接合と西う
）における結晶の損錫及び不純物拡散の不均一と、熱処
理工程後に生じるＧ−に接合の表面部分の汚ｎ ｖｃあ
る。
ｊＨｉ ！７ ＶＣＴ ；ｂ コｔ！：が’ｊｕｍか
しく、ｔＵ、ｔば１１Ａ〜／θθ どいった広範囲にば
らついている場合μＡ が多い。このばらつきの原因は熱処理工程中に生じるゲ
ート饋域とカソード頭載の接合（以下Ｇ−に接合と西う
）における結晶の損錫及び不純物拡散の不均一と、熱処
理工程後に生じるＧ−に接合の表面部分の汚ｎ ｖｃあ
る。
上記ターンオン磁流ＩＧＴの製造時のばらつきに、直接
サイリスタを不良品とするものでにない。しかし用途に
よっては、上記ばらつきの範囲ケかなり狭くすることが
要求されることがあり、その場合曲品比できないものが
生じ歩積りを悪くする。
サイリスタを不良品とするものでにない。しかし用途に
よっては、上記ばらつきの範囲ケかなり狭くすることが
要求されることがあり、その場合曲品比できないものが
生じ歩積りを悪くする。
また上記ばらつきの原因の内で、Ｇ、−に接合の表聞部
分の汚ｆｌに、サイリスク動作中にも進行する。このた
めゲートターンオン′市流工ＧＴが経時質化して、その
サイリスクの信唄性を低下させる原因となる。このＧ
、に接合の表面部分の汚れ防止対策として、第Ｖ図に示
すようにＧ−に接合の表口ｄ部分を順化に、ｔ （Ｓｉ
ｏ２）１口とＰＳＧガラス膜ｉ２１とで二組に彼仮する
ことが行なわれている。しかしながら、と７１らの保護
膜Ｉｌ＋ １２１の形成後の製造工程でに、弗酸で彼復
した表面を洗浄する処理が含−止れるため、ＰＳＧガラ
ス膜］２）に不都合’、Ｋ も不要エンチング除去さ１
２易く、酸化膜（Ｓ□０２）Ｉｌ＋だけになることが多
い。すると酸化膜（ＳｉＯ２）ｆｉ＋だけでに外部から
Ｎａ スオン等の汚れの侵入を元号に防止することがで
きないため上記欠点に解決さｎていなかつ７ｋ。
分の汚ｆｌに、サイリスク動作中にも進行する。このた
めゲートターンオン′市流工ＧＴが経時質化して、その
サイリスクの信唄性を低下させる原因となる。このＧ
、に接合の表面部分の汚れ防止対策として、第Ｖ図に示
すようにＧ−に接合の表口ｄ部分を順化に、ｔ （Ｓｉ
ｏ２）１口とＰＳＧガラス膜ｉ２１とで二組に彼仮する
ことが行なわれている。しかしながら、と７１らの保護
膜Ｉｌ＋ １２１の形成後の製造工程でに、弗酸で彼復
した表面を洗浄する処理が含−止れるため、ＰＳＧガラ
ス膜］２）に不都合’、Ｋ も不要エンチング除去さ１
２易く、酸化膜（Ｓ□０２）Ｉｌ＋だけになることが多
い。すると酸化膜（ＳｉＯ２）ｆｉ＋だけでに外部から
Ｎａ スオン等の汚れの侵入を元号に防止することがで
きないため上記欠点に解決さｎていなかつ７ｋ。
八−発明の目的
本発明はサイリスタのグートクーンオン゛トル流ＩＧＴ
を任意に設定できるものとすると共に、外部からの汚れ
侵入によるＧ−に接台への悪影響ｔなくして動作中のゲ
ートタージオン屯流工。７の変動を阻止することを目的
とする。
を任意に設定できるものとすると共に、外部からの汚れ
侵入によるＧ−に接台への悪影響ｔなくして動作中のゲ
ートタージオン屯流工。７の変動を阻止することを目的
とする。
二、発明の構成
本Ｑ ｌｊ ｒｓブスリスクＶＣおいて、その表面ｒｃ
露出したグー）＋Ｍ域とカソード頭載の接合ｋｍ化族等
の保護膜でイ友い、さらにこの保護膜上に、所定の抵抗
１＋Ｍ ：ｉ （４する多結晶ミリコン層をゲート頭載
から〃ソード函域にわたって積層するものである。
露出したグー）＋Ｍ域とカソード頭載の接合ｋｍ化族等
の保護膜でイ友い、さらにこの保護膜上に、所定の抵抗
１＋Ｍ ：ｉ （４する多結晶ミリコン層をゲート頭載
から〃ソード函域にわたって積層するものである。
ホ、実施例
木発り］の一実施例を示す−Ａ５図において、（３）に
ｌ） Ｎ ｐ Ｎ Ｈ６よりなる０１１１メザ梨のサイ
リスタのベレン） 、 Ｉ４１１４１・・・に公Ｈ，ｔ
ｓｔのメサ溝形成工程ＶＣより得られたメサｌｌｌ５の
グラシベーション層、（Ｋ） （Ａ）及び（Ｇ）に、夫
々？４看工程等により得られたカソード車・鑓、アンー
ｖｌｄ極、及びゲート電極、 １５１ ＋５１ ＋５．
１はベレフト１３）の表向奮截う保護膜としてのＬｔｒ
ｌ化膜（Ｓ ｉＯ２）、１ｆｉｌ ｉ ’、ｊ’； ｌ
ｒ図Ｖこ示す如＜Ｇ−に接合（７）の表聞１／Ｃ露出し
た部分を覆う酸化膜（Ｓ□０２）、（８１はゲート頭載
とカソード頭載にゎたりて、上記を披化Ｊ臭１６１を漣
うように積層され、所定の抵抗１１はを持つように不純
物のドーピングがされた多結晶シリコン層である。
ｌ） Ｎ ｐ Ｎ Ｈ６よりなる０１１１メザ梨のサイ
リスタのベレン） 、 Ｉ４１１４１・・・に公Ｈ，ｔ
ｓｔのメサ溝形成工程ＶＣより得られたメサｌｌｌ５の
グラシベーション層、（Ｋ） （Ａ）及び（Ｇ）に、夫
々？４看工程等により得られたカソード車・鑓、アンー
ｖｌｄ極、及びゲート電極、 １５１ ＋５１ ＋５．
１はベレフト１３）の表向奮截う保護膜としてのＬｔｒ
ｌ化膜（Ｓ ｉＯ２）、１ｆｉｌ ｉ ’、ｊ’； ｌ
ｒ図Ｖこ示す如＜Ｇ−に接合（７）の表聞１／Ｃ露出し
た部分を覆う酸化膜（Ｓ□０２）、（８１はゲート頭載
とカソード頭載にゎたりて、上記を披化Ｊ臭１６１を漣
うように積層され、所定の抵抗１１はを持つように不純
物のドーピングがされた多結晶シリコン層である。
なお多結晶シリコン）ｍ ＋８１ Ｖｌ ！、ｊｌＪＪ
図ｒ（示すよう１７ｃは化膜＋６１の上に直接形成丁れ
はよいが、鹸化Ｊ戻（６１の上に一旦ＰＳＧガラス層を
形成し、その上に多結晶シリコン層（８１を積層するよ
うにしてもよい。
図ｒ（示すよう１７ｃは化膜＋６１の上に直接形成丁れ
はよいが、鹸化Ｊ戻（６１の上に一旦ＰＳＧガラス層を
形成し、その上に多結晶シリコン層（８１を積層するよ
うにしてもよい。
ところで上記多結晶シリコン層（８１の抵尻値悼、不純
物のドーピング量をＡ ｚ％することにより、又はその
積層厚み全調子することにより、任意の値にばらつきな
く設定できる。この抵抗値をＧ−に接合の持つ順方向の
抵抗ｆ＋ｉより小びくすれば、ゲート電イｔ （Ｇ）と
カソード’ｔｉ；ｊ極（に）の１削のｊ順方向の抵抗値
は、多結晶シリコン層（８）の抵抗値によって殆んど決
定することができる。従ってゲートターンオン軍？７１
■ＧＴのばらつきの原因となるＧ−に接合付近の結晶
損１ん、不純ｖＡ拡故の不均一、及び表面の７ケれがあ
っても、それらの影＃を少なくできる。つまり多結晶シ
リコン層（８１の抵抗値を所望のゲートターンオン屯ｉ
ＡＥ工ＧＴが得られるように追走すればよい。例えばゲ
ートクージオン’ｒ”ｔｊｉ ／ｍ Ｉ（４Ｔ忙／θＩ
ＬＡに設定したい場合、ゲートクージオンさせるに必要
なＧ−に間印力旧Ｕ圧、例えば０．５Ｖから多結晶シリ
コン層（８）の抵抗１＋ｍｉ ＲをＲ＝ ０．．５／
（／θ×／θ ）Ω−、ｆＯＫΩ と定めることができ
る。
物のドーピング量をＡ ｚ％することにより、又はその
積層厚み全調子することにより、任意の値にばらつきな
く設定できる。この抵抗値をＧ−に接合の持つ順方向の
抵抗ｆ＋ｉより小びくすれば、ゲート電イｔ （Ｇ）と
カソード’ｔｉ；ｊ極（に）の１削のｊ順方向の抵抗値
は、多結晶シリコン層（８）の抵抗値によって殆んど決
定することができる。従ってゲートターンオン軍？７１
■ＧＴのばらつきの原因となるＧ−に接合付近の結晶
損１ん、不純ｖＡ拡故の不均一、及び表面の７ケれがあ
っても、それらの影＃を少なくできる。つまり多結晶シ
リコン層（８１の抵抗値を所望のゲートターンオン屯ｉ
ＡＥ工ＧＴが得られるように追走すればよい。例えばゲ
ートクージオン’ｒ”ｔｊｉ ／ｍ Ｉ（４Ｔ忙／θＩ
ＬＡに設定したい場合、ゲートクージオンさせるに必要
なＧ−に間印力旧Ｕ圧、例えば０．５Ｖから多結晶シリ
コン層（８）の抵抗１＋ｍｉ ＲをＲ＝ ０．．５／
（／θ×／θ ）Ω−、ｆＯＫΩ と定めることができ
る。
へ、発明の効果
本発明なツ゛スリスタのＧ−に接合の袋面露出部ｆｒ：
ｆ７う保Ｊ Ｊ曽として、下Ｖこ酸化ｊＪ’Ａ （ｓｉ
ｏ２）、その上に所定の抵抗＋ｆｉケ有し月つゲート頭
載からカソード鎖酸ＦＣわたる多結晶シリコン層を形成
したから、多結晶シリコンノ脅がゲートとカソード間の
バイパス砥４冗として働き、この抵抗１１αを選定する
ことにより、ゲートターンオン順流を任意ＶＣ設定する
ことが【ｉ１’ ？’巨となる。またこの多結晶シリコ
ンＩｉ・１はぞの下のば化Ｊルさと共に外部からＧ−に
接合ＶＣＣ大入る（１５ ｔｚを趣１νｒする光合なパ
シベーションＪ＋：！全形成するので、製造後にＧ、−
に接合の汚ｎｖｃよって特性がズ動したり劣化するの全
防止できる。
ｆ７う保Ｊ Ｊ曽として、下Ｖこ酸化ｊＪ’Ａ （ｓｉ
ｏ２）、その上に所定の抵抗＋ｆｉケ有し月つゲート頭
載からカソード鎖酸ＦＣわたる多結晶シリコン層を形成
したから、多結晶シリコンノ脅がゲートとカソード間の
バイパス砥４冗として働き、この抵抗１１αを選定する
ことにより、ゲートターンオン順流を任意ＶＣ設定する
ことが【ｉ１’ ？’巨となる。またこの多結晶シリコ
ンＩｉ・１はぞの下のば化Ｊルさと共に外部からＧ−に
接合ＶＣＣ大入る（１５ ｔｚを趣１νｒする光合なパ
シベーションＪ＋：！全形成するので、製造後にＧ、−
に接合の汚ｎｖｃよって特性がズ動したり劣化するの全
防止できる。
グ１図聞の間車な１況りＪ
第１図ｒ［ブイリスクの基本４１４造を示す図、第２図
にサイリスクをトランジスタの組合せとして表わした苛
価樋成図、第３図にサイリスクの特性曲線図、第Ｖ図は
従来の一す゛イリスタ（４１翫を示す断面図、弔５図及
び協乙（国は本発明の一天流側のブイリスク橘遣を示す
ＩＪｒ聞図及び平面図である。
にサイリスクをトランジスタの組合せとして表わした苛
価樋成図、第３図にサイリスクの特性曲線図、第Ｖ図は
従来の一す゛イリスタ（４１翫を示す断面図、弔５図及
び協乙（国は本発明の一天流側のブイリスク橘遣を示す
ＩＪｒ聞図及び平面図である。
１３）・＠ブイリスクのベレフト、１６ｊ・・献化層、
（７）・・（）、−に接合、（８１−・多結晶シリコン
層、（Ａ）” ”アンードＬ（ｉ 個、（Ｋ）―・カソ
ード゛ｒａイＩｋ ５（Ｇ）・ｅゲート電極。
（７）・・（）、−に接合、（８１−・多結晶シリコン
層、（Ａ）” ”アンードＬ（ｉ 個、（Ｋ）―・カソ
ード゛ｒａイＩｋ ５（Ｇ）・ｅゲート電極。
Claims (1)
- （１）表面ｖｃ ｒｔ出したブート鎖酸とカソード領域
の接合全保護膜で逗い、さらにこの保ｉ膜上に、多結晶
シリコン層をブート頭載からカソード領域にわたって積
層したことを特徴とするサイリスク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113386A JPS604261A (ja) | 1983-06-22 | 1983-06-22 | サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113386A JPS604261A (ja) | 1983-06-22 | 1983-06-22 | サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS604261A true JPS604261A (ja) | 1985-01-10 |
Family
ID=14610984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113386A Pending JPS604261A (ja) | 1983-06-22 | 1983-06-22 | サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604261A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4942446A (en) * | 1986-02-27 | 1990-07-17 | Kabushiki Kaisha Toshiba | Semiconductor device for switching, and the manufacturing method therefor |
-
1983
- 1983-06-22 JP JP58113386A patent/JPS604261A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4942446A (en) * | 1986-02-27 | 1990-07-17 | Kabushiki Kaisha Toshiba | Semiconductor device for switching, and the manufacturing method therefor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS604261A (ja) | サイリスタ | |
| JP2940699B2 (ja) | ｐ型ＳｉＣの電極形成方法 | |
| JPS60136262A (ja) | 電界効果型トランジスタ | |
| JPH07193059A (ja) | 半導体装置の製造方法 | |
| NL8203862A (nl) | Zenerdiode. | |
| JPS59106154A (ja) | 半導体装置 | |
| JP3089502B2 (ja) | 半導体装置 | |
| JPS5934146Y2 (ja) | ゲ−トタ−ンオフサイリスタ構造 | |
| JPS6076174A (ja) | 双方向ツエナ−ダイオ−ド | |
| JPS6091676A (ja) | Ｍｏｓ半導体装置 | |
| JPS5814565A (ja) | 複合型トランジスタ | |
| JPH03102834A (ja) | 半導体装置およびこれを用いた光電変換装置 | |
| JPS5982771A (ja) | 絶縁ゲ−ト形半導体集積回路の製造方法 | |
| JPH01268170A (ja) | プレーナ型サイリスタ | |
| JPS59132220A (ja) | オフセツト電圧消去可能な電圧比較回路 | |
| JPH0691195B2 (ja) | 半導体集積回路装置 | |
| JPH03245571A (ja) | ラテラル型サイリスタの製造方法 | |
| JPH0469976A (ja) | 半導体装置 | |
| JPS60106160A (ja) | １以上の集積抵抗を備えたモノリシツク集積回路 | |
| JPS6063964A (ja) | サイリスタ | |
| JPH03250737A (ja) | 半導体装置およびその半導体装置を使用する電子装置 | |
| JPS58191440A (ja) | 半導体装置 | |
| JPS60140768A (ja) | 整流素子 | |
| JPS5931993B2 (ja) | 半導体整流装置 | |
| JPS61242071A (ja) | 複合形トランジスタ |