JPS6042865A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPS6042865A JPS6042865A JP58150771A JP15077183A JPS6042865A JP S6042865 A JPS6042865 A JP S6042865A JP 58150771 A JP58150771 A JP 58150771A JP 15077183 A JP15077183 A JP 15077183A JP S6042865 A JPS6042865 A JP S6042865A
- Authority
- JP
- Japan
- Prior art keywords
- boron
- concentration
- type
- oxide film
- impurities
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はシリコンゲートＭＯ８）ランジスタのしきい１
直の制ｒ１１４＋方法にかかわる。
直の制ｒ１１４＋方法にかかわる。
便米、Ｐチャンネル１ＶｉＯＳトランジスタを作製する
ノ易曾、第１図に示すように、リンドープしたゲートポ
リシリコン４に、ソート・ドレインの拡散層形成のため
のボロンイオン注入（または、ボロンが入らないように
、イオン注入のマスクとして気相成長酸化膜５を、ゲー
トポリシリコン上にのせている。その理由は、ケートポ
リシリコンボロンが存在すると、後工程の熱処理で、ボ
ロンがゲート酸化膜３をつきぬけて、シリコン表面に拡
散され、■でが変動するためである。
ノ易曾、第１図に示すように、リンドープしたゲートポ
リシリコン４に、ソート・ドレインの拡散層形成のため
のボロンイオン注入（または、ボロンが入らないように
、イオン注入のマスクとして気相成長酸化膜５を、ゲー
トポリシリコン上にのせている。その理由は、ケートポ
リシリコンボロンが存在すると、後工程の熱処理で、ボ
ロンがゲート酸化膜３をつきぬけて、シリコン表面に拡
散され、■でが変動するためである。
本発明はゲートポリシリコンに、Ｐ型とＮ型の不純物を
混在させながら、それぞれの鍼度を制御押することによ
り、ボロンのゲートｗ化膜つきぬけを防止することを特
徴としている。即ち、ポリノリコンゲート電惟に、Ｐ型
とＮ型の不純物が混在することを防ぐだめのイオン注入
マスク層を形成することなく、Ｎ型の不純物譲反をＰ型
より約１侑以上太くするだけで、ボロンのグーＩｎ化膜
つきぬけを防止し、しきい値電圧を安定に再ることがで
きる。
混在させながら、それぞれの鍼度を制御押することによ
り、ボロンのゲートｗ化膜つきぬけを防止することを特
徴としている。即ち、ポリノリコンゲート電惟に、Ｐ型
とＮ型の不純物が混在することを防ぐだめのイオン注入
マスク層を形成することなく、Ｎ型の不純物譲反をＰ型
より約１侑以上太くするだけで、ボロンのグーＩｎ化膜
つきぬけを防止し、しきい値電圧を安定に再ることがで
きる。
本発明によればイオン注入マスク層の形成が不要となり
、プロセス的に大変間型ＶＣなる。
、プロセス的に大変間型ＶＣなる。
本発明の成立つ根拠を実施例を通して説明する。
第２図は第１図と同様に、Ｐチャンネルトランジスタの
ソース・ドレイン形成ステップにおけるトランジスタ部
１ｍ面図を示す。ゲートポリシリコン４にはすでにリン
がドープされている。ゲートポリシリコンの厚さは５０
００Ｘ、グー）ｄ化膜の厚さは７５０Ｘでｉうる。この
状態でＰチャンネルのソース・ドレインをボロンのイオ
ン注入により形成する。ドーズ献は３ Ｘ ｌ ０１６
ｃｔｎ−”、エネルギーは５０ＫＩＶとする。この条件
で、ゲートポリシリコン中に、はぼ５ Ｘ １０１９ｃ
ｍ−”の濃度で、ボロンがドープされる。ｓｔ ４）Ｊ
のゲートポリシリコン中のリンドープ量を変化させたと
きの、出来上シのＰチャンネルトランジスタのしきい値
のデータを狭１に示す。
ソース・ドレイン形成ステップにおけるトランジスタ部
１ｍ面図を示す。ゲートポリシリコン４にはすでにリン
がドープされている。ゲートポリシリコンの厚さは５０
００Ｘ、グー）ｄ化膜の厚さは７５０Ｘでｉうる。この
状態でＰチャンネルのソース・ドレインをボロンのイオ
ン注入により形成する。ドーズ献は３ Ｘ ｌ ０１６
ｃｔｎ−”、エネルギーは５０ＫＩＶとする。この条件
で、ゲートポリシリコン中に、はぼ５ Ｘ １０１９ｃ
ｍ−”の濃度で、ボロンがドープされる。ｓｔ ４）Ｊ
のゲートポリシリコン中のリンドープ量を変化させたと
きの、出来上シのＰチャンネルトランジスタのしきい値
のデータを狭１に示す。
以下余白 ・）
表１
この結果によれば、リン濃度がボロン濃度よ９１桁高け
れば、ボロンがゲートポリシリコン中に混在していても
、ボロンが全く含まれないときと同一のしきい値が得ら
れ、ボロンがゲート酸化膜をつきぬけていないことを示
している。
れば、ボロンがゲートポリシリコン中に混在していても
、ボロンが全く含まれないときと同一のしきい値が得ら
れ、ボロンがゲート酸化膜をつきぬけていないことを示
している。
この現象はｆｉ論的には次のように説明される。
シリ°コンと酸化膜間の不純物の偏析はシリコンのフェ
ルミレベルによシ決定される。例えば、イオン注入後の
熱処理温度を１０００℃としたとき、この温度における
ボロンの偏析係数（シリコンと酸化膜界面におけるシリ
コン中のボロン濃度と酸化膜中のボロン濃度の比）は、
シリコン中のリンニア／１７ＪＱす７ ｍＫｌ）Ｅ ５
Ｘ Ｉ Ｑ”し〃ｔ−”、ホｏ ンｍ ｉ ５Ｘ １
０”＋ＭＩＬ−” ノとき０．０１−（’あり、す７（
４度が５Ｘ １ （１”ｘ′ｍ−１、ボロンｄｆが５
Ｘ １０１９ｃｍ−” ］とき０．５である。リンが存
在しないときのボロンの偏析係数は〈約３．０である。
ルミレベルによシ決定される。例えば、イオン注入後の
熱処理温度を１０００℃としたとき、この温度における
ボロンの偏析係数（シリコンと酸化膜界面におけるシリ
コン中のボロン濃度と酸化膜中のボロン濃度の比）は、
シリコン中のリンニア／１７ＪＱす７ ｍＫｌ）Ｅ ５
Ｘ Ｉ Ｑ”し〃ｔ−”、ホｏ ンｍ ｉ ５Ｘ １
０”＋ＭＩＬ−” ノとき０．０１−（’あり、す７（
４度が５Ｘ １ （１”ｘ′ｍ−１、ボロンｄｆが５
Ｘ １０１９ｃｍ−” ］とき０．５である。リンが存
在しないときのボロンの偏析係数は〈約３．０である。
このため、リン濃度がボロン濃度よ＃）１悄尚はオｔば
、シリコンから酸化族へのボロンの＄励はほとんどおこ
らず、ボロンのつきぬけＥＣよるしきい直の変動は全く
無視できる。
、シリコンから酸化族へのボロンの＄励はほとんどおこ
らず、ボロンのつきぬけＥＣよるしきい直の変動は全く
無視できる。
この実施ｖすかられかるように、本発明によれば、ゲー
トポリシリコン中の複数の不純物の濃度をそれぞれ制御
することによシ、不純物のゲート酸化膜つきぬけを防き
゛、安ボなしきい値′４を得ることができる。また、ゲ
ートポリシリコン中に、ソース・ドレイン形成のための
不純物がドープされることを防ぐだめの、イオン注入の
マスク層を形成する工程が不要となシ、プロセスが非常
に藺暎化さｊｅＸｔ産土大いに効果がある。
トポリシリコン中の複数の不純物の濃度をそれぞれ制御
することによシ、不純物のゲート酸化膜つきぬけを防き
゛、安ボなしきい値′４を得ることができる。また、ゲ
ートポリシリコン中に、ソース・ドレイン形成のための
不純物がドープされることを防ぐだめの、イオン注入の
マスク層を形成する工程が不要となシ、プロセスが非常
に藺暎化さｊｅＸｔ産土大いに効果がある。
第１図、・第２図は各々従来の場合、本発明実施例の場
合のＰチャンネルソース・ドレイン形成のためのボロン
イオン注入直前の、トランジスタ部断面図、である。 なお図において、１・・・・・・Ｎｄシリコン基板、２
・・・・・・フィールド・シリコン酸化膜、３・・・・
・・ゲートシリコン酸化膜、４・・・・・・リンドープ
ゲートポリシコン電極、５・・・・・・イオン注入マス
ク用ＣＶＤシリコン酸化膜、である。
合のＰチャンネルソース・ドレイン形成のためのボロン
イオン注入直前の、トランジスタ部断面図、である。 なお図において、１・・・・・・Ｎｄシリコン基板、２
・・・・・・フィールド・シリコン酸化膜、３・・・・
・・ゲートシリコン酸化膜、４・・・・・・リンドープ
ゲートポリシコン電極、５・・・・・・イオン注入マス
ク用ＣＶＤシリコン酸化膜、である。
Claims (2)
- （１）／リコングートＭＯ８）ランジスタのケートポリ
シリコン中に、Ｎ型の不純物とｐｇの不純」勿が？昆げ
し、かつＮ型の不純９勿で濃度がＰ型の不純数（Ｓ展よ
り約１桁局いことを特徴とする１可０８）−シ半導体装
直。 - （２）Ｎ型の不純物がリンまだはヒソ、Ｐ型の不純１勿
がホロンでりることを特徴とする請求の範囲第（１）項
記載の１〜゛１０Ｓ型半導体装ｉｔ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150771A JPS6042865A (ja) | 1983-08-18 | 1983-08-18 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150771A JPS6042865A (ja) | 1983-08-18 | 1983-08-18 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6042865A true JPS6042865A (ja) | 1985-03-07 |
Family
ID=15504057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58150771A Pending JPS6042865A (ja) | 1983-08-18 | 1983-08-18 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042865A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5306082A (en) * | 1992-06-12 | 1994-04-26 | James Karlin | Appliance doors and panels |
| US5454997A (en) * | 1992-06-12 | 1995-10-03 | Karlin; James | Method of manufacture improved appliance doors and panels |
| US6159809A (en) * | 1996-06-27 | 2000-12-12 | Nec Corporation | Method for manufacturing surface channel type P-channel MOS transistor while suppressing P-type impurity penetration |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5260080A (en) * | 1975-11-12 | 1977-05-18 | Nec Corp | Semiconductor device |
-
1983
- 1983-08-18 JP JP58150771A patent/JPS6042865A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5260080A (en) * | 1975-11-12 | 1977-05-18 | Nec Corp | Semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5306082A (en) * | 1992-06-12 | 1994-04-26 | James Karlin | Appliance doors and panels |
| US5454997A (en) * | 1992-06-12 | 1995-10-03 | Karlin; James | Method of manufacture improved appliance doors and panels |
| US6159809A (en) * | 1996-06-27 | 2000-12-12 | Nec Corporation | Method for manufacturing surface channel type P-channel MOS transistor while suppressing P-type impurity penetration |
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