JPS63255964A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63255964A JPS63255964A JP62089711A JP8971187A JPS63255964A JP S63255964 A JPS63255964 A JP S63255964A JP 62089711 A JP62089711 A JP 62089711A JP 8971187 A JP8971187 A JP 8971187A JP S63255964 A JPS63255964 A JP S63255964A
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- Japan
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- gate electrode
- polycrystalline silicon
- electrode layer
- layer
- threshold value
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/664—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a barrier layer between the layer of silicon and an upper metal or metal silicide layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置に係り、％ｌ／！：ＭＯ８）ランジ
スタに関する。
スタに関する。
（従来の技術）
従来において、例えばｎチャネルのＭＯＳ ） ：７ン
シスタのしきい値電圧ｖｔｈはソース・ドレイン間に狭
まれたチャネル領域にイオン注入により導入された不純
物の濃度で制御されている。一方、ＭＯＳトランジスタ
は今後増々、その駆動能力の向上が求められている。そ
の方法の一つとしてゲート酸化膜の膜厚Ｔ’ｏｘをより
薄くする傾向がある。
シスタのしきい値電圧ｖｔｈはソース・ドレイン間に狭
まれたチャネル領域にイオン注入により導入された不純
物の濃度で制御されている。一方、ＭＯＳトランジスタ
は今後増々、その駆動能力の向上が求められている。そ
の方法の一つとしてゲート酸化膜の膜厚Ｔ’ｏｘをより
薄くする傾向がある。
しかしながらしきい値ｖｔｈとゲート酸化膜ＴｏＸとは
次の（１）式のような関係がある。
次の（１）式のような関係がある。
Ｖｔｈ＝ＶＦＲ＋ ２９１８ ＋ Ｑａ−ＴＯＸ／Ｊｗ
＋ ｑ −ＤＸ−Ｔｏｘ／４−（’１１ＶＦＢ ：フラ
ットバンドポテンシャルψｎ ： 真ａツェルミレベル
ポテンシャルＱＢ：空乏層中の電荷量 ＤＩ：イオン注入ドーズ量 ｇｏｘ：ゲート酸化膜の誘電率 （１）式かられかるように、しきい値ｖｔｈはゲート酸
化膜Ｔ’ｏｘが薄くなるのに比例して下がってしまうの
でしきい値ｖｔｈをある一定の値に制御するためにはイ
オン注入のドーズ量り、を多くする必要が出てくる。し
かし電子及びホールの移動度μは下記（２）式のように
表わされ、チャネル領域の不純物濃度ＮＢが増すと、不
純物散乱が増加するためにチャネル領域での移動度μが
低下してしまう。従ってゲート酸化膜ＴｏＸを薄くして
も駆動能力向上は望めなくなる。
＋ ｑ −ＤＸ−Ｔｏｘ／４−（’１１ＶＦＢ ：フラ
ットバンドポテンシャルψｎ ： 真ａツェルミレベル
ポテンシャルＱＢ：空乏層中の電荷量 ＤＩ：イオン注入ドーズ量 ｇｏｘ：ゲート酸化膜の誘電率 （１）式かられかるように、しきい値ｖｔｈはゲート酸
化膜Ｔ’ｏｘが薄くなるのに比例して下がってしまうの
でしきい値ｖｔｈをある一定の値に制御するためにはイ
オン注入のドーズ量り、を多くする必要が出てくる。し
かし電子及びホールの移動度μは下記（２）式のように
表わされ、チャネル領域の不純物濃度ＮＢが増すと、不
純物散乱が増加するためにチャネル領域での移動度μが
低下してしまう。従ってゲート酸化膜ＴｏＸを薄くして
も駆動能力向上は望めなくなる。
μ＝ ＡＡＩ／ （１＋ＮＢ／（ＮＢ／Ｂ＋Ｎ）＋Ｃ）
２ ・・・ （２）μＯ： Ａ、、 Ｂ、 Ｃ，Ｎ ：定数 このようにＭＯＳトランジスタの駆動能力を向上させ、
かつ、そのしきい値を一定の値に制御するために、チャ
ネル領域にイオン注入により不純物を導入するという方
法には限界がある。そこでチャネル領域のイオン注入に
よる不純物の濃度が問題とならないように、ゲート電極
側にイオン注入により不純物を導入してトランジスタの
しきい値を制御することが考えられる。
２ ・・・ （２）μＯ： Ａ、、 Ｂ、 Ｃ，Ｎ ：定数 このようにＭＯＳトランジスタの駆動能力を向上させ、
かつ、そのしきい値を一定の値に制御するために、チャ
ネル領域にイオン注入により不純物を導入するという方
法には限界がある。そこでチャネル領域のイオン注入に
よる不純物の濃度が問題とならないように、ゲート電極
側にイオン注入により不純物を導入してトランジスタの
しきい値を制御することが考えられる。
そしてしきい値制御のためにゲート電極、例えば多結晶
シリコンに不純物を導入した場合のトランジスタのしき
い値を変化は（１）式に示したフラットバンドポテンシ
ャルＶＦＢに依存する。さらにそのしきい値の変動量Δ
ｖｔｈは次の各式のようになる。
シリコンに不純物を導入した場合のトランジスタのしき
い値を変化は（１）式に示したフラットバンドポテンシ
ャルＶＦＢに依存する。さらにそのしきい値の変動量Δ
ｖｔｈは次の各式のようになる。
１）多結晶シリコンにドープされた不純物がｎ型の場合
、かつその濃度をｎとすると、 Δ■ｔｈ（ｎ）＝ΔｖＦＢ＝−ＡＴ１ｎｎ／ｎＬ
・・・ （３）１１）多結晶シリコンにドープされた不
純物がｐｍの場合、かつその湿度をｐとすると、 ΔＶｔｈ（ｐ）＝ΔＶｐｎ＝ＡＴＪｎｐ／、−（４）ｐ
ル ４：ボルツマン定数、Ｔ：、絶対温度〔ｋ〕ｎ↓、ｐ、
、：真性半導体の伝導体におけるｔ子若しくは正孔の数 つまり（３）式からは、ｎ型不純物濃度を高くする程、
しきい値Ｖ ｔ ｈ（ｎ）が下がり、（４）式よりｐ型
不純物の！ｌ夏を高くする程、しきい値Ｖｔｈが上がる
ことがわかる。そしてこのしきい値を多結晶シリコンに
おいてはエネルギーギャップ公約１．１ｖの範囲で変え
ることができる。
、かつその濃度をｎとすると、 Δ■ｔｈ（ｎ）＝ΔｖＦＢ＝−ＡＴ１ｎｎ／ｎＬ
・・・ （３）１１）多結晶シリコンにドープされた不
純物がｐｍの場合、かつその湿度をｐとすると、 ΔＶｔｈ（ｐ）＝ΔＶｐｎ＝ＡＴＪｎｐ／、−（４）ｐ
ル ４：ボルツマン定数、Ｔ：、絶対温度〔ｋ〕ｎ↓、ｐ、
、：真性半導体の伝導体におけるｔ子若しくは正孔の数 つまり（３）式からは、ｎ型不純物濃度を高くする程、
しきい値Ｖ ｔ ｈ（ｎ）が下がり、（４）式よりｐ型
不純物の！ｌ夏を高くする程、しきい値Ｖｔｈが上がる
ことがわかる。そしてこのしきい値を多結晶シリコンに
おいてはエネルギーギャップ公約１．１ｖの範囲で変え
ることができる。
（発明が解決しようとする問題点）
しかしながら、トランジスタのしきい値をチャネル領域
へのしきい値制御用の不純物のイオン注入を行なわずに
、多結晶シリコンから成るゲート電極のｎ型不純物の濃
度で制御しようとした場合には次のような問題がある。
へのしきい値制御用の不純物のイオン注入を行なわずに
、多結晶シリコンから成るゲート電極のｎ型不純物の濃
度で制御しようとした場合には次のような問題がある。
すなわち、その制御に必要なｎ型不純物のイオン注入量
は、一般のゲート電極として用いる場合の多結晶シリコ
ンの不純物濃度に比べて極めて低濃度なため、そのまま
ゲート電極として用いるには高抵抗すぎる。また、その
ゲー）％Ｃ極を低抵抗化するために高融点金属シリサイ
ド上に積層した場合には、ゲート電極と高融点金属シリ
サイドとの界面を再結晶化させ、両者の電気的接触を良
くするために、その界面に不純物をイオン注入する必要
がある。しかしこのイオン注入でしきい値が変わる恐れ
がある。
は、一般のゲート電極として用いる場合の多結晶シリコ
ンの不純物濃度に比べて極めて低濃度なため、そのまま
ゲート電極として用いるには高抵抗すぎる。また、その
ゲー）％Ｃ極を低抵抗化するために高融点金属シリサイ
ド上に積層した場合には、ゲート電極と高融点金属シリ
サイドとの界面を再結晶化させ、両者の電気的接触を良
くするために、その界面に不純物をイオン注入する必要
がある。しかしこのイオン注入でしきい値が変わる恐れ
がある。
本発明においては、ゲート１ｊ１．極側でのしさい値制
御が精度良く行える半導体装置を提供することを目的と
する。
御が精度良く行える半導体装置を提供することを目的と
する。
（問題点を解決するための手段）
上記目的を達成するために本発明においては、第１導電
型の半導体層表面に形成されたソース及びドレイン領域
となる第２導電型の不純物層と、前記半導体層上に形成
されたゲート絶Ｍ膜と、所定の不純物濃度を有する第１
のゲート電極層と、この第１のゲート電極層の電極材料
と同一で、かつ前記第１のゲート電極層より低濃度の不
純物を含有する第２のゲート電極層及び第３のゲートａ
極層が順次前記ゲート絶縁膜上に積層して形成されたゲ
ート電極とを有することを特徴とする半導体装置を提供
する。
型の半導体層表面に形成されたソース及びドレイン領域
となる第２導電型の不純物層と、前記半導体層上に形成
されたゲート絶Ｍ膜と、所定の不純物濃度を有する第１
のゲート電極層と、この第１のゲート電極層の電極材料
と同一で、かつ前記第１のゲート電極層より低濃度の不
純物を含有する第２のゲート電極層及び第３のゲートａ
極層が順次前記ゲート絶縁膜上に積層して形成されたゲ
ート電極とを有することを特徴とする半導体装置を提供
する。
（作用）
しきい値制御用の不純物濃度を有する第１のゲート電極
層と、ゲート電極の低抵抗化のための第３の電極層の間
にノンドープの第２のゲート電極層を介在させることに
より、ノンドープの第２のゲート電極層と第３のゲート
電極層との電気的接触を良くするためにそれらの界面に
行ったイオン注入による不純物が、その後工程での熱拡
散等により第１のゲート電極層に拡散するのを防止する
ことができる。
層と、ゲート電極の低抵抗化のための第３の電極層の間
にノンドープの第２のゲート電極層を介在させることに
より、ノンドープの第２のゲート電極層と第３のゲート
電極層との電気的接触を良くするためにそれらの界面に
行ったイオン注入による不純物が、その後工程での熱拡
散等により第１のゲート電極層に拡散するのを防止する
ことができる。
（実施例）
以下本発明の一実施例について第１図を用いて説明する
。
。
例えばｐ型８ｉ基板１０１の表面にｎ＋型不純物層から
成るソース・ドレイン領域１０３ａ、 １０３ｂが形成
されている。なお、トランジスタのしきい値を所定の値
にするためのソース・ドレイン間のチャネル領域１０４
への不純物のイオン注入は行われていない。また、チャ
ネル領域１０４上には熱酸化により、厚さ２００ＸのＳ
ｉｎ、 膜から成るゲート酸化膜１０５が形成されてい
る。そしてこのゲート酸化膜１０５上にはゲート電極１
０７が形成されており、これは３層から成っている。ま
ず、多結晶シリコンを材料とする；、２１０７ａ、 １
０７ｂが２層あり、ゲート酸化膜にしきい値制御に必要
な不純物、例えば” ×１０”ｃＭｒ”の濃度のｎ型不
純物がイオン注入によりドープされた第１の多結晶シリ
コン層１０７ａ上にはノンドープ第２の多結晶シリコン
／’Ｊ１０７ｂが２００ＯＡの厚さに形成されている。
成るソース・ドレイン領域１０３ａ、 １０３ｂが形成
されている。なお、トランジスタのしきい値を所定の値
にするためのソース・ドレイン間のチャネル領域１０４
への不純物のイオン注入は行われていない。また、チャ
ネル領域１０４上には熱酸化により、厚さ２００ＸのＳ
ｉｎ、 膜から成るゲート酸化膜１０５が形成されてい
る。そしてこのゲート酸化膜１０５上にはゲート電極１
０７が形成されており、これは３層から成っている。ま
ず、多結晶シリコンを材料とする；、２１０７ａ、 １
０７ｂが２層あり、ゲート酸化膜にしきい値制御に必要
な不純物、例えば” ×１０”ｃＭｒ”の濃度のｎ型不
純物がイオン注入によりドープされた第１の多結晶シリ
コン層１０７ａ上にはノンドープ第２の多結晶シリコン
／’Ｊ１０７ｂが２００ＯＡの厚さに形成されている。
さらに第２の多結晶シリコン層１０７ｂ ｌＫｄ％ Ｉ
Ｊ ７’７’ ｙｖ ＩＪ ｆイ、１ｏ７゜、７８、。
Ｊ ７’７’ ｙｖ ＩＪ ｆイ、１ｏ７゜、７８、。
。。又″′影形成れている。そしてモリブデンシリサイ
ド１０７Ｃの第２の多結晶シリコン層１０７ｂへの電気
的接触性を良好にするためにその界面には砒素が１×１
０１１ｃｒｒＬの濃度となるようにイオン注入されてい
る。
ド１０７Ｃの第２の多結晶シリコン層１０７ｂへの電気
的接触性を良好にするためにその界面には砒素が１×１
０１１ｃｒｒＬの濃度となるようにイオン注入されてい
る。
このように構成されたＭＯＳトランジスタにおいては、
第１の多結晶シリコン層１０７ａとモリブデンシリサイ
ド１０７Ｃの間に介在しているノンドープの第２の多結
晶シリコン層１０７ｂがあるために、モリブデンシリサ
イド１０７Ｃと第２の多結晶シリコン層１０７ｂの界面
にイオン注入された不純物が熱拡散により第１の多結晶
シリコン層１０７ａに拡散していくことはなく、トラン
ジスタのしきい値の変動が防止される。また、ノンドー
プの第２の多結晶シリコン層１０７ｂにモリブデンシリ
サイド１０７Ｃを積層することにより、ゲート電極１０
７の低抵抗化が計られている。
第１の多結晶シリコン層１０７ａとモリブデンシリサイ
ド１０７Ｃの間に介在しているノンドープの第２の多結
晶シリコン層１０７ｂがあるために、モリブデンシリサ
イド１０７Ｃと第２の多結晶シリコン層１０７ｂの界面
にイオン注入された不純物が熱拡散により第１の多結晶
シリコン層１０７ａに拡散していくことはなく、トラン
ジスタのしきい値の変動が防止される。また、ノンドー
プの第２の多結晶シリコン層１０７ｂにモリブデンシリ
サイド１０７Ｃを積層することにより、ゲート電極１０
７の低抵抗化が計られている。
なお本実施例において、ゲート電極１０７の低抵抗化の
ためにモリブデンシリサイド１０７Ｃを用いたが、他の
ＸＳ ｅ点金属シリサイド、若しくは高融点金属などで
もよい。
ためにモリブデンシリサイド１０７Ｃを用いたが、他の
ＸＳ ｅ点金属シリサイド、若しくは高融点金属などで
もよい。
また、ノンドープの袴２の多結晶シリコン層１０７ｂは
、この第２の多結晶シリコン層１０７ｂト、モリブデン
シリサイド１０７Ｃの界面にイオン注入された不純物が
熱拡散等により第１の多結晶シリコン層１０７ａに拡散
していき、それによりしきい値が変動するのを防止する
ためのものであり、その膜厚についての制限はなく、シ
きい値の変動が問題とならないような膜厚であれば良い
。それに加えて、第２の多結晶シリコン層１０７ｂはｐ
型若しくはｎ型の不純物を含まないノンドープとしたが
、第１の多結晶シリコン層のしきい値制御用の同一導電
型の不純物濃度よりも低濃度であればよい。
、この第２の多結晶シリコン層１０７ｂト、モリブデン
シリサイド１０７Ｃの界面にイオン注入された不純物が
熱拡散等により第１の多結晶シリコン層１０７ａに拡散
していき、それによりしきい値が変動するのを防止する
ためのものであり、その膜厚についての制限はなく、シ
きい値の変動が問題とならないような膜厚であれば良い
。それに加えて、第２の多結晶シリコン層１０７ｂはｐ
型若しくはｎ型の不純物を含まないノンドープとしたが
、第１の多結晶シリコン層のしきい値制御用の同一導電
型の不純物濃度よりも低濃度であればよい。
さらに、チャネル領域４にはしきい値制御用のイオン注
入は行わなかったが、この領域にイオン注入され九不純
物の濃度と第１の多結晶シリコン層の不純物の濃度の両
方でしきい値制御を行ってもよい。
入は行わなかったが、この領域にイオン注入され九不純
物の濃度と第１の多結晶シリコン層の不純物の濃度の両
方でしきい値制御を行ってもよい。
本発明によれば、第１のゲート電極層の不純物濃度が変
化しないので、精度良くゲート側でしきい値制御をする
ことができる。
化しないので、精度良くゲート側でしきい値制御をする
ことができる。
第１図は本発明の一実施例のＭＯＳ）ランジスタの断面
図。 １０１・・・・・ｐ型８ｉ基板 １０３ａ・・・ソース（ｎ＋型不純物層）１０３ｂ・・
・ドレイン（ｎ＋型不純物層）１０４・・・・・ｎチャ
ネル領域 １０５・・・・・ゲート酸化膜 １０７・・・・・ゲート電極 １０７ａ・・・第１のゲート電極層 １０７１）・・・第２の １ １０７Ｃ・・・第３の ｌ ｒ０７ｃ 、θ３α 第１Ｉ２１ 下３の う
図。 １０１・・・・・ｐ型８ｉ基板 １０３ａ・・・ソース（ｎ＋型不純物層）１０３ｂ・・
・ドレイン（ｎ＋型不純物層）１０４・・・・・ｎチャ
ネル領域 １０５・・・・・ゲート酸化膜 １０７・・・・・ゲート電極 １０７ａ・・・第１のゲート電極層 １０７１）・・・第２の １ １０７Ｃ・・・第３の ｌ ｒ０７ｃ 、θ３α 第１Ｉ２１ 下３の う
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体層表面に形成された第２導電型
のソース及びドレイン領域と、前記半導体層上に形成さ
れたゲート絶縁膜と、所定の不純物濃度を有する第１の
ゲート電極層、この第１のゲート電極層の電極材料と同
一で、かつ前記第１のゲート電極層より低濃度の不純物
を含有する第２のゲート電極層及び第３のゲート電極層
が順次前記ゲート絶縁膜上に積層して形成されたゲート
電極とを有することを特徴とする半導体装置。 ２、前記第２のゲート電極層がノンドープの多結晶シリ
コンから成ることを特徴とする特許請求の範囲第１項記
載の半導体装置。 ３、前記第３のゲート電極層が高融点金属シリサイドか
ら成ることを特徴とする特許請求の範囲第１項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62089711A JPS63255964A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62089711A JPS63255964A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63255964A true JPS63255964A (ja) | 1988-10-24 |
| JPH0571189B2 JPH0571189B2 (ja) | 1993-10-06 |
Family
ID=13978354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62089711A Granted JPS63255964A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63255964A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472763A (ja) * | 1990-07-13 | 1992-03-06 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH0818045A (ja) * | 1990-04-16 | 1996-01-19 | Digital Equip Corp <Dec> | 時間依存性絶縁破損を減少させた半導体デバイス |
| US5497018A (en) * | 1991-11-14 | 1996-03-05 | Fujitsu Limited | Semiconductor memory device having a floating gate with improved insulation film quality |
| US6297529B1 (en) | 1998-04-20 | 2001-10-02 | Nec Corporation | Semiconductor device with multilayered gate structure |
-
1987
- 1987-04-14 JP JP62089711A patent/JPS63255964A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0818045A (ja) * | 1990-04-16 | 1996-01-19 | Digital Equip Corp <Dec> | 時間依存性絶縁破損を減少させた半導体デバイス |
| JPH0472763A (ja) * | 1990-07-13 | 1992-03-06 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5256894A (en) * | 1990-07-13 | 1993-10-26 | Kabushiki Kaisha Toshiba | Semiconductor device having variable impurity concentration polysilicon layer |
| US5497018A (en) * | 1991-11-14 | 1996-03-05 | Fujitsu Limited | Semiconductor memory device having a floating gate with improved insulation film quality |
| US6297529B1 (en) | 1998-04-20 | 2001-10-02 | Nec Corporation | Semiconductor device with multilayered gate structure |
| KR100326953B1 (ko) * | 1998-04-20 | 2002-03-13 | 가네꼬 히사시 | 반도체장치 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0571189B2 (ja) | 1993-10-06 |
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