JPS6043667B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6043667B2 JPS6043667B2 JP54068645A JP6864579A JPS6043667B2 JP S6043667 B2 JPS6043667 B2 JP S6043667B2 JP 54068645 A JP54068645 A JP 54068645A JP 6864579 A JP6864579 A JP 6864579A JP S6043667 B2 JPS6043667 B2 JP S6043667B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- layers
- base layer
- dotted
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/148—Cathode regions of thyristors
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
この発明は増幅ゲート構造を持つ半導体装置に関し、特
にそのｄｉ／ｄｔ耐量の改善に関するものである。
にそのｄｉ／ｄｔ耐量の改善に関するものである。
サイリスタの初期ターンオン領域はゲート近傍より始ま
り、そのオン領域は時間と共に拡がつていくことはよく
知られている。
り、そのオン領域は時間と共に拡がつていくことはよく
知られている。
このため、オン電流のｄｉ／ｄｔが高い場合、オン電流
がゲート近傍のエミッタ領域に集中し、サイリスタは熱
的に破壊される。第１図はｄｉ／徂耐量を上げる増幅ゲ
ート構造の従来のサイリスタを示す平面図、第２図は第
１図のサイリスタの部分拡大平面図である。
がゲート近傍のエミッタ領域に集中し、サイリスタは熱
的に破壊される。第１図はｄｉ／徂耐量を上げる増幅ゲ
ート構造の従来のサイリスタを示す平面図、第２図は第
１図のサイリスタの部分拡大平面図である。
第２図では説明しやすくするために、カソード電極を一
部とり除いてある。第３図、第４図は各々第２図の部分
断面図である。図に於て、１はサイリスタ基板、２はサ
イリスタ基板１のアノード側の表面層に設けられた第１
導電型のアノードエミッタ層、３はアノードエミッタ層
２とＰＮ接合を成す第２導電型のアノードベース層、４
はアノードベース層３とＰＮ接合を成し、サイリスタの
ゲート領域となる第１導電型のカソードベース層、５は
カソードベース層４の表面層にｄｉ／ｄ聞良を向上させ
るために設けられた環状の第２導電型の補助エミッタ層
、６は補助エミッタ層５と、この周囲のカソードベース
層４との各々の表面に設けられ、これらの層を共通的に
接続する環状の補助電極、７はカソードベース層４の表
面層に表面が放射状形状を成す複数の第１導電型の放射
状ベース層８が形成されるように補助エミッタ層５の周
囲に設けられた複数の第２導電型のカソードエミッタ層
、９は放射状ベース層８の表面に前記補助電極６と接続
されるように設けられた放射状電極、１０はカソードエ
ミッタ層７の表面からカソードベース層４に達する複数
の第１導電の点状層、１１はカソードエミッタ層７およ
び点状層１０の各々の表面にこれら両層を共通的に接続
するように設けられたカソード電極であり、このカソー
ド電極１１により、いわゆるショートエミッタ構造を形
成し、Ｄｖ／Ｄｔ耐量を向上させている。
部とり除いてある。第３図、第４図は各々第２図の部分
断面図である。図に於て、１はサイリスタ基板、２はサ
イリスタ基板１のアノード側の表面層に設けられた第１
導電型のアノードエミッタ層、３はアノードエミッタ層
２とＰＮ接合を成す第２導電型のアノードベース層、４
はアノードベース層３とＰＮ接合を成し、サイリスタの
ゲート領域となる第１導電型のカソードベース層、５は
カソードベース層４の表面層にｄｉ／ｄ聞良を向上させ
るために設けられた環状の第２導電型の補助エミッタ層
、６は補助エミッタ層５と、この周囲のカソードベース
層４との各々の表面に設けられ、これらの層を共通的に
接続する環状の補助電極、７はカソードベース層４の表
面層に表面が放射状形状を成す複数の第１導電型の放射
状ベース層８が形成されるように補助エミッタ層５の周
囲に設けられた複数の第２導電型のカソードエミッタ層
、９は放射状ベース層８の表面に前記補助電極６と接続
されるように設けられた放射状電極、１０はカソードエ
ミッタ層７の表面からカソードベース層４に達する複数
の第１導電の点状層、１１はカソードエミッタ層７およ
び点状層１０の各々の表面にこれら両層を共通的に接続
するように設けられたカソード電極であり、このカソー
ド電極１１により、いわゆるショートエミッタ構造を形
成し、Ｄｖ／Ｄｔ耐量を向上させている。
１２はカソードベース４の補助エミッタ層５で囲繞され
た部分の表面に形成されたゲート電極、１３はアノード
エミッタ層２の表面に設けられたアノード電極である。
た部分の表面に形成されたゲート電極、１３はアノード
エミッタ層２の表面に設けられたアノード電極である。
上記１〜１４から成る従来のサイリスタの前記点状層１
０の形成方法について以下に詳細に説明する。すなわち
、二つの放射状ベース層８ａ，８ｂで挟まれた複数の点
状層１０は第２図に示すように、まず一方の放射状ベー
ス層８ａと所定距離を隔てた平行線上に直径方向に一列
にＶ１のピッチで並べ、つぎにこの一列に並べられた複
数の点状層１０の各々との円周方向のピッチがＶ１に成
るように、かつ直径方向のピッチがＶ１に成るように点
状層１０を順次並べることにより形成される。
０の形成方法について以下に詳細に説明する。すなわち
、二つの放射状ベース層８ａ，８ｂで挟まれた複数の点
状層１０は第２図に示すように、まず一方の放射状ベー
ス層８ａと所定距離を隔てた平行線上に直径方向に一列
にＶ１のピッチで並べ、つぎにこの一列に並べられた複
数の点状層１０の各々との円周方向のピッチがＶ１に成
るように、かつ直径方向のピッチがＶ１に成るように点
状層１０を順次並べることにより形成される。
このようにして配置された複数の点状層１０の他方の放
射状ベース層８ｂに最も近い位置に並ぶ一列の点状層１
０の各々はこれから他方の放射状ベース層８ｂとカソー
ドエミッタ層７とが成すＰＮ接合面１４に至る距離Ｌ１
がその点状層１０の直径方向の位置によつて異なるよう
になる。サイリスタのオン電流の拡がりは点状層１０の
配置によつて異なり、したがつて、前述のようにＬが点
状層１０の位置によつて異なつたならばオン電流の拡が
りが一様でなくなる。このように上記従来のサイリスタ
はカソードエミッタ層７と放射状ベース層８とが成すＰ
Ｎ接合１４の周長を大きくしたにもか）わらず、オン電
流の拡がりが一様でなくなるためＤｉ／ＤｔＩｌｌ量は
大きくならないという欠点があつた。この発明は上記欠
点を取除くためになされたものであり、ショートエミッ
タ構造を成す点状層を隣接する二つの放射状ベース層と
、この二つの放射状ベース層で挟まれた第３のエミッタ
層とが成す二つのＰＮ接合面のいずれとも平行な複数の
線の交点に設けることによりＤｉ／Ｄｔ耐量を向上する
ことができる半導体装置を提供するものである。
射状ベース層８ｂに最も近い位置に並ぶ一列の点状層１
０の各々はこれから他方の放射状ベース層８ｂとカソー
ドエミッタ層７とが成すＰＮ接合面１４に至る距離Ｌ１
がその点状層１０の直径方向の位置によつて異なるよう
になる。サイリスタのオン電流の拡がりは点状層１０の
配置によつて異なり、したがつて、前述のようにＬが点
状層１０の位置によつて異なつたならばオン電流の拡が
りが一様でなくなる。このように上記従来のサイリスタ
はカソードエミッタ層７と放射状ベース層８とが成すＰ
Ｎ接合１４の周長を大きくしたにもか）わらず、オン電
流の拡がりが一様でなくなるためＤｉ／ＤｔＩｌｌ量は
大きくならないという欠点があつた。この発明は上記欠
点を取除くためになされたものであり、ショートエミッ
タ構造を成す点状層を隣接する二つの放射状ベース層と
、この二つの放射状ベース層で挟まれた第３のエミッタ
層とが成す二つのＰＮ接合面のいずれとも平行な複数の
線の交点に設けることによりＤｉ／Ｄｔ耐量を向上する
ことができる半導体装置を提供するものである。
第５図はこの発明の一実施例になるサイリスタの部分拡
大平面図であり、この図により以下詳細に説明する。図
中第２図と同一符号は相当部分を示すものであり、また
第５図以外の構成は第１図、第３図、第４図と同一であ
り、いずれも説明は省略する。２０は一方の放射状ベー
ス層８ａとこれと６０省の角度を成して隣接する他方の
放射状ベース層８ｂとで挟まれるカソードエミッタ層７
の表面からカソードベース領域４に達するように設けら
れた複数個の点状層である。
大平面図であり、この図により以下詳細に説明する。図
中第２図と同一符号は相当部分を示すものであり、また
第５図以外の構成は第１図、第３図、第４図と同一であ
り、いずれも説明は省略する。２０は一方の放射状ベー
ス層８ａとこれと６０省の角度を成して隣接する他方の
放射状ベース層８ｂとで挟まれるカソードエミッタ層７
の表面からカソードベース領域４に達するように設けら
れた複数個の点状層である。
この点状層２０は二つの放射状ベース層８ａ，８ｂとカ
ソードエミッタ層７とが成す二つのＰＮ接合面１４に各
々平行な複数の直線による複数の交点に設けられる。こ
の実施例では点状層２０は互に隣接する三つの点状層２
０を結ぶ線によつて一辺がｗの正三角形が形成されるよ
うに設けられる。このように点状層２０を配置すること
により、直径方向に一列に並ぶ複数の点状層２０は互に
その二つの前記ＰＮ接合面１４からの距離は等しくなり
、このためオン電流の拡がりは一様となり、Ｄｉ／ｄ眉
量を向上することができる。
ソードエミッタ層７とが成す二つのＰＮ接合面１４に各
々平行な複数の直線による複数の交点に設けられる。こ
の実施例では点状層２０は互に隣接する三つの点状層２
０を結ぶ線によつて一辺がｗの正三角形が形成されるよ
うに設けられる。このように点状層２０を配置すること
により、直径方向に一列に並ぶ複数の点状層２０は互に
その二つの前記ＰＮ接合面１４からの距離は等しくなり
、このためオン電流の拡がりは一様となり、Ｄｉ／ｄ眉
量を向上することができる。
このような一実施例に於て、耐圧２５００Ｖのサイリス
タを前記点状層２０の間隔を０．５？、点状層２０の直
径を０．１Ｔｒ０ｎとし、放射状ベース層８の形状を同
一にしたものを試作したところ、前記従来のサイリスタ
ではＤｉ／Ｄｔ耐量が３００〜４００Ａ／μＳ１過渡オ
ン電圧が８■（パルス巾２０μＳ１パルス電流波高値１
０００Ａ、１０μｓ経過時）であつたのが、Ｄｉ／Ｄｔ
耐量が４００〜５００Ａ／μＳ１過渡オン電圧が６■（
上記従来のサイリスタの測定条件と同一）と成り、明ら
かな差が見られた。
タを前記点状層２０の間隔を０．５？、点状層２０の直
径を０．１Ｔｒ０ｎとし、放射状ベース層８の形状を同
一にしたものを試作したところ、前記従来のサイリスタ
ではＤｉ／Ｄｔ耐量が３００〜４００Ａ／μＳ１過渡オ
ン電圧が８■（パルス巾２０μＳ１パルス電流波高値１
０００Ａ、１０μｓ経過時）であつたのが、Ｄｉ／Ｄｔ
耐量が４００〜５００Ａ／μＳ１過渡オン電圧が６■（
上記従来のサイリスタの測定条件と同一）と成り、明ら
かな差が見られた。
なお、この発明は上記一実施例に限定されるものではな
く、隣接する二つの前＆アＮ接合面１４が成す角度が６
０す以外のものても上記一実施例と同様の効果を得るこ
とができる。
く、隣接する二つの前＆アＮ接合面１４が成す角度が６
０す以外のものても上記一実施例と同様の効果を得るこ
とができる。
さらに互に隣接する三つの点状層２０を結ぶことによつ
て、正三角形以外の三角形が形成されるような配置の点
状層２０ても上記一実施例と同様の効果を得ることがで
きる。上記説明のように、この発明は隣接する二つの放
射状ベース層とこれらの層で挟まれる第２のエミッタ層
とがなす二つのＰＮ接合面の各々に平行な複数の直線の
交点に点状層を設けたので、半導体装置のＤｉ／市耐量
を向上することができるという優れた効果を有する。
て、正三角形以外の三角形が形成されるような配置の点
状層２０ても上記一実施例と同様の効果を得ることがで
きる。上記説明のように、この発明は隣接する二つの放
射状ベース層とこれらの層で挟まれる第２のエミッタ層
とがなす二つのＰＮ接合面の各々に平行な複数の直線の
交点に点状層を設けたので、半導体装置のＤｉ／市耐量
を向上することができるという優れた効果を有する。
第１図はＤｉ／市耐量を上げる増幅ゲート構造の従来の
サイリスタを示す平面図、第２図は第１図のサイリスタ
の部分拡大平面図、第３図、第４図は各々第２図の部分
断面図、第５図はこの発明の一実施例になるサイリスタ
の拡大平面図である。 ７はカソードエミッタ層、８は放射状ベース層、１４は
ＰＮ接合面、２０は点状層である。
サイリスタを示す平面図、第２図は第１図のサイリスタ
の部分拡大平面図、第３図、第４図は各々第２図の部分
断面図、第５図はこの発明の一実施例になるサイリスタ
の拡大平面図である。 ７はカソードエミッタ層、８は放射状ベース層、１４は
ＰＮ接合面、２０は点状層である。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の第１のエミッタ層と、この第１のエミ
ッタ層とＰＮ接合を成す第２導電型の第１のベース層と
、この第１のベース層とＰＮ接合を成す第１導電型の第
２のベース層と、この第２のベース層の表面層に設けら
れた環状の第２導電型の補助エミッタ層、この補助エミ
ッタ層とこの周囲の第２のベース層との各々の表面に設
けられ、これらの層を共通的に接続する環状の第１の電
極と、前記第２のベース層の表面層に表面が放射状形状
を成す複数の第１導電型の放射状ベース層が形成される
ように前記補助エミッタ層の周囲に設けられた複数の第
２導電型の第２のエミッタ層と、前記放射状ベース層の
表面に前記第１電極と接続されるように設けられた第２
の電極と、前記第２のエミッタ層の表面から前記第２の
ベース層に達する複数の第１導電型の点状層と、前記第
２のエミッタ層および前記点状層の各々の表面にこれら
両層を共通的に接続する第３の電極とを備えたものに於
て、前記点状層は前記互に隣接する二つの放射状ベース
層とこの二つの放射状ベース層で挟まれた第２のエミッ
タ層とが成す二つのＰＮ接合面のいずれとも平行な複数
の直線の交点に設けられることを特徴とする半導体装置
。 ２ 点状層は隣接する三つの点状層を結ぶ直線によつて
正三角形が形成されるように設けられることを特徴とす
る特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54068645A JPS6043667B2 (ja) | 1979-05-29 | 1979-05-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54068645A JPS6043667B2 (ja) | 1979-05-29 | 1979-05-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55158671A JPS55158671A (en) | 1980-12-10 |
| JPS6043667B2 true JPS6043667B2 (ja) | 1985-09-30 |
Family
ID=13379650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54068645A Expired JPS6043667B2 (ja) | 1979-05-29 | 1979-05-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043667B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61145864A (ja) * | 1984-12-20 | 1986-07-03 | Fuji Electric Co Ltd | サイリスタ |
| WO2016016427A1 (en) | 2014-07-31 | 2016-02-04 | Abb Technology Ag | Phase control thyristor |
-
1979
- 1979-05-29 JP JP54068645A patent/JPS6043667B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55158671A (en) | 1980-12-10 |
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