JPS6043670B2 - トライアツクおよびその製造方法 - Google Patents

Description

【発明の詳細な説明】 この発明はトライアツクおよびその製造方法に係り、特
にそのターンオン機構の■モードにおけるゲートトリガ
電流の減少を図るための改良に関するものである。

トライアツクのターンオフ機構には、第１表に示すよう
な４つのモードがある。

この表では第１の主電極であるＴ１電極に対して正電圧
の第２の主電極てあるＴ２電極の電位を正（＋）とし、
これとは逆のＴ２電極の電位を負（−）とするとともに
、Ｔ１電極に対して正電位のゲート電極の電位を正（＋
）とし、これとは逆のゲート電極の電位を負（−）とし
た。トライアツクは交流の電力制御に使用できることを
最も大きな特徴としていることから、他のモードに較べ
て特にゲートトリガ電流が大きい■モードを除いて通常
１，■モード又は■，■モードの組合せで使用される。

しかし、各モードのターンオフ機構の相違から各モード
のゲートトリガ電流が不揃いになる問題があり、特に■
モードのゲートトリガ電流はＩ，■モードに対し１．５
〜２．５倍と大きいために■，■モードの組合せでトラ
イアツクを組込んだ電気回路で実使用する場合に、■，
■モードのゲートトリガ電流の不揃いが大きな支障を生
じていた。第１図は従来のセンターゲート形のトライア
ツクを示す平面図、第２図は第１図の■−■線断面図で
ある。

図において、１，２および３はそれぞれ互いに順次接し
て形成された第１のｐ形層（ｐ１層）、第１のｎ形層（
ｎ１層）および第２のｐ形層（Ｐ２層）である。

４はＰ２層３の一部である第１の部分Ａの表面部にその
表面からｎ１層２に達しないように形成された第２のｎ
形層（Ｎ２層）、５はｐ１層１の表面Ｐ２層３の上記第
１の部分Ａを除く残余の部分である第２の部分Ｂに対応
する部分にその表面からｎ１層２に達しないように形成
された第３のｎ形層（Ｎ３層）、６はＰ２層３の上記第
２の部分Ｂの表面部のＮ２層４の近傍にその表面からｎ
１層２に達しないように形成された第４のｎ形゛層（ｎ
柵）である。

７はｎ柵６上およびＮ２層４とＮ４層６との間のＰ２層
３の表面の一部上にまたがつて形成されたゲート電極、
８はゲート電極７を取り囲むようにＮ２層４上およびＰ
２層３上に形成されたＴ１電極、９はｐ１層１上および
Ｎ３層５上に形成されたＴ２電極である。

このトライアツクはＮ２層４をｎ形エミッタとし、Ｐ２
層３をｐ形ベースとし、ｎ１層２をｎ形ベースとし、ｐ
１層１をｐ形エミッタとする第１のサイリスタ領域１と
、Ｐ２層３をｐ形エミッタと”し、ｎ１層２をｎ形ベー
スとし、Ｐ１層１をｐ形ベースとし、Ｎ３層５をｎ形エ
ミッタとする第２のサイリスタ領域■とで構成されてい
る。

次にこのトライアツクの■モードのゲートトリガ機構に
ついて説明する。

まずＴ１電極８に負、Ｔ２電極９に正の電圧を印加する
とともに、ゲート電極７にＴ１電極８に対し負の電圧を
印加すると、ゲート電流がＴ１電極８からＰ２層３を通
つてゲート電極７へ流れる。

すると上記ゲート電流によつてＰ２層３内にその横方向
抵抗による電圧降下が生じてＰ２層３とＮ４層６との間
のＰｎ接合が順方向にバイアスされてＮ４層６からＰ２
層３を通りｎ１層２へ電子が注入される。これによりＰ
２層３とｎ１層２のＰｎ接合Ｊ２が順バイアスされ、Ｐ
２層３よりｎ１層２へ正孔が注入され、Ｐｌ，ｎｌ，ｐ
２，ｎ４，ｌ，２，３，６からなるサイリスタがターン
オンする。Ｐｌ，ｎｌ，ｐ２，ｎ４，ｌ，２，３，６か
らなるサイリスタがターンオンすると、Ｎ４層６に接す
るＰ２層３の電位はＴ２電極９の電位に低下するが、Ｐ
ｌ，ｎｌ，ｐ２，ｎ２，ｌ，２，３，４の第１のサイリ
スタ領域１０）Ｐ２層３はＴ，電極８の電位にとどまつ
ているため、Ｐ２層３内に横方向電位が生じ、Ｐｌ，ｎ
ｌ，ｐ２，ｎ４，ｌ，２，３，６のサイリスタ電流・が
Ｎ２層４直下のＰ２層３内を流れる。この電流によつて
Ｎ２層４とＰ２層３のＰｎ接合Ｊ３，が順バイアスされ
、Ｎ２層４より電子の注入が生ずる。以下サイリスタＰ
ｌ，ｎｌ，ｐ２，ｎ４，ｌ，２，３，６がターンオンし
たのと同じ機構で、第１のサイリスタＩがターンオンす
る。このように従来のトライアツクでは■モードのター
ンオンがＰｌ，ｎｌ，ｐ２，ｎ４，ｌ，２，３，６のサ
イリスタのターンオンに依存しているが、このＰｌ，ｎ
ｌ，ｐ２，ｎ４，ｌ，２，３，６のサイリスタをターン
オンさせるのはＮ４層６の直下のＰ２層一３を流れるゲ
ート電流のみが有効で、Ｎ２層４の直下のＰ２層３を流
れるゲート電流は何らの寄与もしていない。

しかもＮ４層６はＮ２層４から離れた位置にあるため、
Ｐｌ，ｎｌ，ｐ２，ｎ４，ｌ，２，３，６のサイリスタ
のターンオンが第１のサイリスタＩへ及ぶ効果を低下さ
せている。この発明は上述の問題点に鑑みてなされたも
ので、Ｎ２層とＮ４層の間のＰ２層を取り囲み、かつゲ
ート電極の端部に接触するようにＮ４層を延長させた第
５のｎ形層（Ｎ５層）を設けることによつ−て、Ｎ２層
直下のＰ２層を流れるゲート電流をＰｌ，ｎｌ，ｐ２，
ｎ５のサイリスタのターンオンに活用し、Ｐｌ，ｎｌ，
ｐ２，ｎ４のサイリスタ電流のみによつて第１のサイリ
スタをターンオンさせていたのを、第１のサイリスタに
より近接しているためにより有効に働くＰｌ，ｎｌ，ｐ
２，ｎ５のサイリスタ電流をも利用して第１のサイリス
タのターンオンを容易にしたトライアツクとその製造方
法を提供することを目的としている。

即ちＮ２層直下のＰ２層を流れるゲート電流はＮ５層に
よつて第１のサイリスタをターンオンさせるのに効果的
に寄与するので、従来のトライアツクのようにｎ柵直下
のＰ２層を流れるゲート電流のみが第１のサイリスタを
ターンオンさせるのに寄与していた場合に較べて■モー
ドのゲートトリガ電流を減少することができる。

以下この発明の一実施例を図について説明する。

第３図はこの発明の一実施例によるトライアツクの平面
図、第４図は第３図の■−■線断面図である。

図において、１０はゲート電極７に接触するＰ２層３を
取り囲み、ゲート電極７の端部に接するようにＮ４層を
延長させた第５のｎ形層（Ｎ５層）である。

この実施例の構造は、ゲート電極７に接触するＰ２層３
の表面部にＮ５層１０を設けた以外は従来例の構造と同
一である。

このように構成された本実施例のトライアツクでは、■
モードでゲートトリガする場合に、Ｔ１電極８からＮ２
層４の直下のＰ２層３を通つてゲート電極７へ流れるゲ
ート電流はＰｌ，ｎｌ，ｐ２，ｎ５，ｌ，２，３，ｌＯ
のサイリスタをターンオンさせるので、Ｐｌ，ｎｌ，ｐ
２，ｎ４，ｌ，２，３，６のサイリスタに較べて第１の
サイリスタＩにより近接しているＰｌ，ｎｌ，ｐ２，ｎ
５，ｌ，２，３，ｌＯのサイリスタ電流は第１のサイリ
スタＩをターンオンさせるのに効率よく寄与することが
できる。

このため従来例に比べて、■モードのゲートトリガ電流
を減少させることが可能となり、本発明によるトライア
ツクは電気回路の設計上有効になる。例えばチップサイ
ズが４？角程度の中電力用トライアツクにおいて、ｎ１
層２の不純物濃度が約１０１５ｃ７ｎ−３、厚さが１０
０ｐｍであり、ｐ１層１およびＰ２層３のそれぞれの表
面不純物濃度が約１０１７ｃｍ−３、厚さが約５０ｐ．
ｍであり、Ｎ２層４，ｎ３層５およびｎ柵６のそれぞれ
の表面不純物濃度が約１σ０ＣＴｒＬ−３、厚さが約２
５μｍである場合に、従来例の構造ではＩ，■および■
モードでのゲートトリガ電流がそれぞれ１０ｒＴ１Ａ，
２０ｒｒ１Ａおよび１３ｎ１Ａとなり、■，■モードの
組合せで使用する場合■モードのゲートトリガ電流は■
モードに対し約１Ｊ倍とな″つていた。

これに対し、本実施例の構造ではゲートトリガ電流が、
Ｉ，■および■モードにおいてそれぞれ３０ＴＴ１Ａ，
１３ｒｎＡ，および１３ｒＴ１Ａとなり、■モードのゲ
ートトリガ電流を■モードと同じ値に減少させることが
できた。このように本実施例ではゲート電極７に接触す
るＰ２層３の表面部にＰ２層３を取り囲むようにＮ４層
６を延長した幅の狭いＮ５層１０を設けるのみでよいの
で、チップサイズを変更する必要がなく、またＮ５層１
０を他のＮ２層４，ｎ４層６およびフＮ３層５と同時に
形成すればよいので製造工程を増加させる必要もなく、
コストアップになるようなことがない。

上記実施例においてはＩモードのゲートトリガ電流が従
来例に較べて３倍もの値になつているが、これはＩモー
ドのターンオンがゲート電極７に接触するＰ２層３の近
傍でのＰ２ｎ瀬合Ｊ３に最も強く依存しているのに、Ｎ
５層１０を設けたためにゲート電極７に接触するＰ２層
３の近傍でのＰ２ｎ２接合Ｊ３がほとんどＩモードのタ
ーンオンに寄与しなくなるためである。

Ｉモードのゲートトリガ電流の増大を回避するには、上
述の原因からＮ５層１０をＮ２層４よりも浅くするとよ
い。

即ちあらかじめＮ２層４，ｎ４層６およびＮ３層５を拡
散して形成したのちに、Ｎ５層１０を拡散して形成する
とＮ５層１０をＰ２層３よりも浅くすることができる。
第５図ａ−ｄは上記のトライアツクの製造方法を工程別
に示す断面図である。

第５図ａに示したように、ｎ形のシリコン半導体基板２
の表裏両面に酸化膜１１を形成すると共に、例えばガリ
ウムを不純物としてｐ形拡散層であるｐ１層１，ｐ２層
３を形成し、第５図ｂのように写真蝕刻法によりＮ２層
４，ｎ３層５およびＮ４層６を形成すべき所定の位置の
酸化膜１１に窓開けを行ない、次いで各窓開口から例え
ば燐を不純物としてｎ形拡散層であるＮ２層４，ｎ３層
５およびＮ４層６を形成し、次に第５図ｃのように、第
５図ｂで説明したのと全く同様の方法でｎ形拡散層であ
るＮ５層１０を形成し、その時同時にＮ２層４，ｎ３層
５およびｎ柵６を所定の深さに拡散してＮｐｎｐｎ５層
構造を完成させ、そしてさらに第５図ｄのように酸化膜
１１を除去し、メッキあるいは蒸着などで主電極のＴ１
電極８，Ｔ２電極９とゲート電極７とを形成する。

例えば前述した４７ｒｒｍ角程度のチップサイズの中電
力用トライアツクでは、この製造方法で得たゲートトリ
ガ電流はＮ２層４の厚さが約２５μｍに対し、Ｎ５層１
０の厚さを約３μｍとした場合では１，■および■モー
ドがそれぞれ１Ｃ１ｎ１Ａ，１８ｎ１Ａ．および１３ｒ
ｎＡとなり、■モードゲートトリガ電流は従来例に較べ
てわずかに２ｒｒ１Ａだけ絨少したにすぎなかつたが、
Ｎ２層４の厚さが約２５μｍに対し、Ｎ５層１０の厚さ
を約１２μｍと約半分にした場合には、Ｉ，■および■
モードが１４ｍＡ，−１５ｍＡおよび１３ｍＡとなり、
■モードのゲートトリガ電流の減少と共にＮ５層１０の
影響によるＩモードのゲートトリガ電流の増大の問題も
なくなり、各モードのゲートトリガ電流の不揃いもほぼ
解消される。

上記の製造方法の実施例では、ｎ形層形成の拡散をＮ２
層４，ｎ４層６およびＮ３層５とＮ５層１０との２回に
わたつて行なつているため製造工程の増加を招いている
が、あらかじめＮ２層４，ｎ柵６およびＮ３層５を拡散
する所定の部分を化学的なエッチングやプラズマによる
エッチング等によつて所定の深さだけ削り取つておき、
そののちＮ２層４，ｎ４層６，ｎ３層５およびＮ５層１
０を同時にｌ拡散すると、Ｎ５層１０をＮ２層４よりも
浅くすることができる。

第６図ａ−ｄはこのようにしたこの発明の他の実施例の
トライアツクの製造方法を工程別に示す断面図である。

まず第６図ａのように、ｎ形シリコン半導体基板２の表
裏両面に酸化膜１１を形成すると共に、例えばｐ形不純
物であるガリウムを拡散してｐ１層１，ｐ２層３を形成
し、次に第６図ｂのように写真蝕刻法によりＮ２層４，
ｎ３層５およびＮ４層６・を形成すべき所定の位置の酸
化膜１１に窓開けを行ない、化学的エッチングまたはプ
ラズマエッチング等により窓開けした部分のシリコンを
所定の深さだけ削り取り、次に第６図ｃのようにＮ５層
１０を形成すべき所定の位置を写真蝕刻法で窓開けをし
て、例えば燐を不純物としてＮ２層４，ｎ３層５，ｎ４
層６およびＮ５層１０のｎ形拡散層を同時に形成し、第
６図ｄのように酸化膜１１を除去してメッキあるいは蒸
着等により主電極であるＴ１電極８，Ｔ２電極９および
ゲート電極７を形成する。上記の製造方法により前述し
た４Ｔ！Ｒｌｎ角程度の中電力用のトライアツクを製作
したところ、Ｎ５層１０の厚さをＮ２層４のエッチング
深さと等しくした場合、前述した第５図に示す製造方法
により得られたトライアツクのゲートトリガ電流とほぼ
同等のものが得られ、各モードのゲートトリガ電流の不
揃いはほとんどなくなつた。

以上のように、本発明によれば、ゲート電極７下にｎ柵
６を延長したＮ５層１０を設けることにより、簡単な構
造で■モードのゲートトリガ電流を減少させることがで
き、Ｉ，■および■モードのゲートトリガ電流の不揃い
を解消でき、電気回路の設計上非常に有効となる効果が
ある。

【図面の簡単な説明】

第１図は従来のセンターゲート形のトライアツクを示す
平面図、第２図は第１図の■−■線断面図、第３図はこ
の発明の一実施例によるトライアツクの平面図、第４図
は第３図の■一■線断面図、第５図ａ−ｄはこの発明の
一実施例によるトライアツクの製造方法を工程別に示す
断面図、第６図ａ−ｄはこの発明の他の実施例によるト
ライアツクの製造方法を工程別に示す断面図である。 １・・・第１のｐ形層、２・・・第１のｎ形層、３・・
・第２のｐ形層、４・・・第２のｎ形層、５・・・第３
のｎ形層、６・・・第４のｎ形層、７・・・ゲート電極
、８・・・第１の主電極、９・・・第２の主電極、１０
・・・第５のｎ形層、１１・・・酸化膜。

Claims (1)

1. 【特許請求の範囲】 １ 互いに順次接して形成された第１のｐ形層、第１の
   ｎ形層および第２のｐ形層と、上記第２のｐ形層の一部
   である第１の部分の表面部にその表面から上記第１のｎ
   形層に達しないように形成された第２のｎ形層と、上記
   第１のｐ形層の表面の上記第２のｐ形層の上記第１の部
   分を除く残余の部分である第２の部分に対応する部分に
   その表面から上記第１のｎ形層に達しないように形成さ
   れた第３のｎ形層と、上記第２のｐ形層の上記第２の部
   分の表面部の上記第２のｎ形層の近傍にその表面から上
   記第１のｎ形層に達しないように形成された第４のｎ形
   層と、この第４のｎ形層上および上記第２のｎ形層と上
   記第４のｎ形層との間の上記第２のｐ形層の表面の一部
   上にまたがつて形成されたゲート電極と、このゲート電
   極を取り囲むように上記第２のｎ形層上および上記第２
   のｐ形層上に形成された第１の主電極と、上記第１のｐ
   形層上および上記第３のｎ形層上に形成された第２の主
   電極とを備えたトライアツクにおいて、上記ゲート電極
   に接触する上記第２のｐ形層を取り囲み上記ゲート電極
   の端部に接触するように上記第４のｎ形層を延長して形
   成した第５のｎ形層を備えたことを特徴とするトライア
   ツク。 ２ 上記第５のｎ形層の深さを上記第２のｎ形層の深さ
   により浅くしたことを特徴とする特許請求の範囲第１項
   記載のトライアツク。 ３ 第１のｎ形層の一方の主面および他方の主面にｐ形
   不純物を拡散してそれぞれ第１のｐ形層および第２のｐ
   形層を形成し、ｎ形不純物の拡散により上記第２のｐ形
   層の一部である第１の部分の表面部にその表面から上記
   第１のｎ形層に達しないように第２のｎ形層を形成する
   とともに上記第１のｐ形層の表面の上記第２のｐ形層の
   上記第１の部分を除く残余の部分である第２の部分に対
   応する部分にその表面から上記第１のｎ形層に達しない
   ように第３のｎ形層を、上記第２のｐ形層の上記第２の
   部分の表面部の上記第２のｎ形層の近傍にその表面から
   上記第１のｎ形層に達しないように第４のｎ形層を、こ
   の第４のｎ形層とともに上記第２のｐ形層の表面の一部
   を取り囲む第５のｎ形層をそれぞれ形成し、、上記第４
   および第５のｎ形層上および該両ｎ形層により取り囲ま
   れた上記第２のｐ形層上にゲート電極を形成し、上記ゲ
   ート電極を取り囲むように上記第２のｎ形層上および上
   記第２のｐ形層上に第１の主電極を形成し、上記第１の
   ｐ形層上および上記第３のｎ形層上に第２の主電極を形
   成することを特徴とするトライアツクの製造方法。 ４ 上記第５のｎ形層は上記第２のｎ形層を形成した後
   に形成することを特徴とする特許請求の範囲第３項記載
   のトライアツクの製造方法。 ５ 上記第２のｎ形層を形成する上記第２のｐ形層の表
   面の所定の部分を上記第２のｎ形層を拡散する前に所定
   の深さだけ削り取り、この削り取られた部分および上記
   第２のｐ形層の表面の第５のｎ形層を形成すべき所定の
   部分に同時にｎ形不純物を拡散して上記第２のｎ形層お
   よび上記第５のｎ形層を形成することを特徴とする特許
   請求の範囲第３項記載のトライアツクの製造方法。