JPS6043674B2 - Ｍｏｓ電界効果トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明はＭＯＳ電界効果トランジスタの製法に関する
ものである。

半導体装置に組込まれるＭＯＳ電界効果トランジスタ
の従来の製法によると、ソース及びドレーン拡散角窓あ
け工程、拡散工程、ゲート部分の酸化膜形成工程及びソ
ーース；ドレーンの電極角窓あけ工程などが必要であり
、パターンニングがかなりの回数にわたつて行われ工程
が繁雑且つ長くなつている。

また従来のＭＯＳ電界効果トランジスタではデプレー
シヨンモードのものはエンハンスモードと比較して製造
が困難であつた。

その理由はゲートのチャネルを拡散又はエピタキシャル
技術により作るために、前述の工程よりも工程が長くな
り、さらにチャネルの不純物濃度分布及び厚さが制御困
難であつたからである。 本発明は、以上の欠点を解消
し、パターンニング回数が少ないＭＯＳ電界効果トラン
ジスタの製法を堤供することを主たる目的とする。

本発明に係る方法は、一導電型を有する半導体基板の
一方の面に配置された反対導電型のエピタキシャル層の
表面に、凹部と凸部を有する絶縁膜を配置し、イオンイ
ンプランテーシヨンによつて、前記絶縁膜の凹部の下方
に位置する、前記エピタキシャル層にイオンを注入しか
つ欠陥を発生させ、また熱処理により基板から不純物を
該エピタキシャル層に導入し、前記絶縁膜の凹部及び凸
部の上方に該絶縁膜に沿つてそれぞれ凹部及び凸部を有
する多結晶シリコン膜を該絶縁膜の上に配置し、この多
結晶シリコン膜の凹凸部の境界面で断続する金属膜を該
多結晶シリコン膜の上に配置し、この金属膜をマスクと
して、該境界面で表出している多結晶シリコン膜をシリ
コンのエッチング液と接触させることによつて、前記絶
縁膜の凹部に多結晶シリコン膜が残存するように多結晶
シリコン膜を選択的に除去し、そして、残された多結晶
シリコン膜及び表出された絶縁膜の凸部を絶縁膜のエッ
チング液と接触させることによつて、前記凹部の絶縁膜
が残されるように該絶縁膜を選択的に除去してソースお
よびドレーン領域を露出する工程を含む、電界効果型Ｍ
ＯＳトランジスタ製造法を特徴とする。

この方法において、絶縁膜の凹凸部の境界面は凹凸部の
表面に対してできるだけ直角に近い段差をなしているこ
とが好ましい。

注入される原子はエピタキシャル層と反対導電型又は同
一導電型のドーパントであつてもよく、またドーパント
以外の不活性原子でも良い。同一導電型のドーパント及
びドーパント以外の原子は本発明において同種の作用効
果すなわちエピタキシャル層内に結晶欠陥が発生し、基
板の不純物が該層に増殖拡散する効果を有する。これら
２つの注入さるべきイオンのなかでドーパント以外の原
子を利用する場合は半導体基板の原子より原子量が小さ
いものが好ましい。その理由は該エピタキシャル層内で
発生す．る該結晶欠陥の分布を制御する事がより容易で
あるためである。従つて本発明における不純物拡散法、
すなわちイオン注入を受けた該エピタキシャル層領域に
半導体基板から不純物を増殖して拡散する方法において
、原子量の小さなイオンを利用．すれば、該結晶欠陥を
該エピタキシャル層深く発生ぜしめる事が容易となり、
この結果、エピタキシャル層表面の不純物濃度を低く保
つ事がより容易となる。又この方法によれば、ゲート領
域となるエピタキシャル層表面はイオン注入による影響
・をあまり受けなくて済む事は明らかであり、デプレツ
シヨンモードＭＯＳをセルフアライン方式に製作する事
が容易となる。以下、本発明に係る方法の具体例を図面
によつて説明する。

第１図においてＰ型シリコン基板１の上にｎ型シリコン
エピタキシャル層２が配置されている。

ｎ型エピタキシャルシリコン層２の表面に、凹凸を有す
るＳｉＯ２膜３を形成する。このためにはシリコン層２
を全面酸化し、その後選択的にエッチングする方法を採
用することができる。凹部３ａ及び凸部３ｂの幅、及び
凸部３ｂの厚さは製造しようとするＭＯＳ型電界効果ト
ランジスタ（以下ＢＭＯＳと称する）のソース、ドレー
ンの幅、ゲート長及びＭＯＳ間アイソレーシヨン条件に
よつて定められる。凹部３ａの厚さはイオン注入法によ
つてイオンが充分通過しうるような厚さ、例えば０．０
２〜０．１μ、に定められる。以下、シリコン層１，２
及びＳｉＯ２膜３をウェハー１０を称する。ウェハー１
０の上方から、矢印によつて図示されている如く、イオ
ンインプランテーシヨンを行う。使用されるイオンとし
てはＰ型導電型をｎ型Ｓｉ層２に与える元素、例えばホ
ウ素、のイオンでもよく導電型に関係のない元素、例え
ば水素、ヘリウム、窒素などの元素、のイオンであつて
もよい。イオンインプランテーシヨンによつて、イオン
が打込まれた領域が２ａとして概念的に示されている。
この領域２ａはＰ型シリコン基板１に到達する深さまで
イオンが打込まれ、この結果領域２ａには結晶欠陥が生
じている。次に、第２図において、ウェハー１０の全表
面にポリシリコン膜４をデポジットする。

この結果ＳｉＯ２膜３の凹凸形状に倣つた凹凸４ａ，４
ｂが形成される。凹部４ａを凸部４ｂに段差は１μ程度
あることが好ましい。ポリシリコン膜４に不純物を拡散
するために加熱する工程で、Ｐ型シリコンとｎ型シリコ
ンの間に拡散が生じるような温度にウェハー１０全体が
加熱される。ところでイオンの打込みを受けた領域２ａ
は、薄いＳｉＯ２膜３の下方にあつてイオンの打込みよ
り保護を受けていた領域２ｂよりも、結晶欠陥が圧倒的
に多いため、拡散係数も著しく大きい。したがつて、Ｐ
型不純物がＰ型シリコン基板１からシリコンエピタキシ
ャル層２の欠陥部２ａに拡散して行くが、無欠陥部２ｂ
には侵入しないように、拡散温度及び時間を制御するこ
とができる。拡散の濃度は、温度及び時間のほかに、Ｐ
型シリコン基板１の不純物濃度、注入イオン種、および
加速エネルギーによつて制御される。ポリシリコン膜４
がドープされた状態で、金属膜５、例えばＡｆ，Ｃｒ，
ＭＯを蒸着法などによつて被着する。

金属膜５の厚さは０．２〜０．３μ程度の極めて薄い値
に選定されているために、ポリシリコン膜４の凸部最上
面と、凹部最下面にのみ金属膜５が被着し、傾斜面では
ポリシリコン膜４が表出している。第２図の如き構造の
ウェハー１０をエッチング液に浸漬する。このエッチン
グ液はポリシリコンを溶解するが金属膜５を実質的に溶
解しない組成を有するものである。凸部４ｂのポリシリ
コン膜４は表出面から溶解除去されるが、凹部のポリシ
リコン膜４は金属膜により保護されているために、前記
凸部がＳｉＯ２膜３の凸部と同一レベルまで除去され凹
部４ａのポリシリコン膜４が残る。この結果該金属膜を
除去後は第３図の如き構造のウェハー１０が得られる。
その後、表出されている部分のＳｉＯ２を一部除去して
その下方に位置するｎ型エピタキシャルシリコン領域１
１，１３を表出させて、これらをソース及びドレインと
するための配線接続窓を形成する。これらの領域１１，
１３が表出した時の絶縁膜４の形状を示すために、ｎ型
エピタキシャルシリコン領域１３の一つのみを表出した
状態として１３ａに示す。以下、第４図の如き構造のＭ
ＯＳを製造するための公知の工程が実施される。

その一例によると、ポリシリコン膜４に不純物を更に導
入し、またｎ型エピタキシャルシリコン領域１１，１３
にｎ型不純物を更に導入することが必要な場合にはその
導入を行うために、ウェハーの全表面をリンガラス膜１
４で被覆し、不純物を内部に拡散してｎ＋型領域１１，
１３とする。この際ポリシリコン膜４とリンガラス膜１
４の接触面には薄い酸化膜（図示せず）が形成される。
次に、リンガラス膜１４をパターンニングして、ポリシ
リコン膜４、耐型領域１１，１３の一部を表出させる。
そして最後に、全面に電極用金属をデポジットし、パタ
ーンニングを行う。この結果ソース電極１６，ゲート電
極１５及びドレーン電極１７が完成する。第１〜第３図
に示す工程によつて明らかな如く、本発明は通常のソー
ス・ドレイン領域をセルフアライン法で形成するのとは
反対に、チャンネルを形成する領域すなわちゲート領域
をセルフアラインメントにより形成する新しい方法およ
び構造を堤供する。

本発明に係る別の方法によると、第１図の工程でイオン
インプランテーシヨンを省略し、第２図の工程で金属膜
を被着する前に、高いエネルギーでイオンインプランテ
ーシヨンを行つてポリシリコン膜４及びｎ型シリコンエ
ピタキシャル層の領域２ａにイオンを打込み、しかる後
拡散のための加熱を行い、最後に金属膜５によつてポリ
シリコン膜４の選択除去を行うことができる。

この方法において、拡散加熱と選択除去は順序が逆でも
よい。本発明に係る方法によると、イオンインプランテ
ーシヨンによつて導入された欠陥が、ウェハー１０のチ
ャネルを形成すべき層２の裏面から、該層２の内部に不
純物を拡散せしめる原因となつている。

次に、ウェハー表面からの深さ方向の不純物濃度分布を
第５図ないし７図に基づいて検討する。

第５図は例えば窒素などの導電型に関係ない元素をイオ
ン注入した場合の濃度分布を示している。基板とＰ型エ
ピタキシャル層の境界面ｄからＰ型エピタキシャル層に
向つて拡散したＰ型不純物の濃度は曲線２０の如く分布
している。すなわちウェハーの表面に近づくにつれてＰ
型不純物濃度は低下して行く。Ｐ型エピタキシャル層は
表面から深さｄまでに亘つてほぼ一定濃度のｎ型不純物
を含んでいるために、エピタキシャル層の導電・型は表
面に近い所ではｎ型が維持され、内部ではＰ型に変化す
る。ｎ型及びＰ型領域のキャリア濃度はそれぞれ２１及
び２２の如く分布する。よつてＰ一型エピタキシャル層
１２（第３図）の絶縁膜であるＳｉＯ２膜３と接する面
にはｎ型層２５・（第３図には図示せず）が作られるた
めに、完成したＭＯＳはデプリーシヨン型になる。基板
からの不純物拡散を制御することにより、濃度分布を例
えば第６図の如く変更することも可能である。

Ｐ型基板の不純物はｎ型エピタキシヤノル層の表面まで
到達しないように拡散が予め調節されているために、ｎ
型エピタキシャル層の表面のｎ型キャリア濃度２１はｎ
型エピタキシャル層が本来もつていた濃度と等しく一定
になつている。第６図に見られる楊合と同じ厚さのｎ型
層２５をデプレーシヨン動作のために従来のイオン注入
法で形成する場合は、Ｐ型基板の上にｎ型不純物を打込
むために第６図の点線２４で示される如きキャリア濃度
分布が生じる。この場合は、ｎ型不純物はイオン注入に
よつて非平衡状態で層２５に導入されている。これに対
して第５図及び６図に見られる本発明の場合は、ｎ型層
２５のｎ型キャリア濃度２１はｎ型エピタキシャル層の
不純物濃度と等しいか、又はこの濃度と基板からの拡散
濃度との相関によつて定められる。後者の基板からの拡
散を利用する場合はｎ型不純物濃度は熱拡散によつて制
御され、熱拡散はイオン注入に比較すると緩慢に進行す
るために平衡状態にあると言うことができる。そこで従
来のイオン注入法によるデプレツシヨン領域形成のため
の不純物導入法はこれに伴つて発生する結晶欠陥密度が
デプレツシヨン領域内にピーク値を持つ事が避けられな
いのに対し、本発明による方法は、該欠陥密度のピーク
は該デプレツシヨン領域を避けて分布せしめ、この領域
中の欠陥密度を小さ保ち、主として該デプレツシヨン領
域以外の部分で不純物の熱拡散を行わしめる事を特徴と
する。ところで不純物導入が平衡状態に近い状態で行わ
れるか否かにより、結晶欠陥発生の多少が左右され、ま
た結晶欠陥が多いとキャリアーの移動度が低下すること
が知られている。したがつて、第５図の如き濃度分布の
場合はＭＯＳのチャネルにおけるキャリアーの移動速度
が従来の製法によるものよりもキャリアーの移動度が高
いという利点がある。さらに、第６図の本発明によるｎ
型キャリア濃度２１の分布は、エピタキシャル層がその
ままチャネルのｎ型層として使用されているために、キ
ャリアの移動度は従来のものよりも高くなつている。第
７図はエピタキシャル層と反対導電型の不純物、第１〜
３図においてはＰ型の不純物、を同様にイオン注入した
場合の不純物濃度を示している。

イオン注入された不純物の濃度は曲線２６で示され、エ
ピタキシャル層の内部にピークが生じている。一方、イ
オン注入に伴なつてエピタキシャル層内に生じた格子欠
陥が原因となつて基板から拡散した不純物の濃度は曲線
２０で示されている。イオン注入と拡散による不純物の
合計を示す曲線２７の如きＰ型不純物濃度がエピタキシ
ャル層に生じる。したがつてエピタキシャル層の全体の
厚さがＰ型層になるため、完成したＭＯＳはエンハンス
モードになる。次に、本発明を実施例によつてさらに詳
しく説明する。

〔実施例〕Ｐ型シリコン基板上に厚さ１μ、不純物濃度
１０１７／ａｌのエピタキシャル層を形成した。

このウェハーの表面を１０５０℃で酸化して厚さ１μの
ＳｉＯ２膜を形成した。次にＳｉＯ２膜を１０μ間隔で
パターンニングし、弗酸を含む液でエッチングして凹凸
を作つた。、凹部の厚さは０．９μであり段差はほぼ直
角であつた。次に５０ＫｅＶのエネルギーでＨ＋をイオ
ン注入した。全面にポリシリコンを厚さ０．６μにデポ
ジットし、不純物を拡散した後その上にＡｅを０．３μ
の厚さに蒸着した。ウェハー全体を過塩素酸液に浸漬し
てポリシリコンを選択的に除去した後通常のＡ′エッチ
ャントでＡｅを除去した。更に弗酸を含む液でＳｉＯ２
を選択的に除去した後、ポリシリコン及びｎ型エピタキ
シャル層にリンを拡散し、その後、アルミニウムによつ
て電極を形成した。以上の方法により製作したｎチャネ
ルＭＯＳのトライオード領域でのトランスコンダクタン
スを測定したところ、約１２．５％高速になつているこ
とがわかつた。

【図面の簡単な説明】

第１図ないし４図は本発明に係る方法を説明するための
半導体ウェハーの断面図、第５図ないし７図はエピタキ
シャル層の不純物濃度分布を示すグラフである。 １・・・Ｐ型シリコン基板、２・・・ｎ型エピタキシャ
ル層、３・・・ポリシリコン膜、４・・・ＳｉＯ２膜、
５・・・金属膜、１４・・・リンガラス膜、１５，１６
，１７・・・電極、２０・・・基板からエピタキシャル
層に拡散した不純物。

Claims (1)

【特許請求の範囲】
1. １ 一導電型を有する半導体基板の一方の面に配置され
   た反対導電型のエピタキシャル層の表面に、凹部と凸部
   を有する絶縁膜を配置し、イオンインプランテーシヨン
   によつて、前記絶縁膜の凹部の下方に位置する、前記エ
   ピタキシャル層にイオンを注入しかつ欠陥を発生させ、
   また熱処理により基板から不純物を該エピタキシャル層
   の欠陥発生領域に導入し、前記絶縁膜の凹部及及び凸部
   の上方に該絶縁膜に沿つてそれぞれ凹部及び凸部を有す
   る多結晶シリコン膜を該絶縁膜の上に配置し、この多結
   晶シリコン膜の凹凸部の境界面で断続する金属膜を該多
   結晶シリコン膜の上に配置し、この金属膜をマスクとし
   て該境界面で表出している多結晶シリコン膜をシリコン
   のエッチング液と接触させることによつて、前記絶縁膜
   の凹部にゲート電極として用いられる多結晶シリコン膜
   が残存するように多結晶シリコン膜を選択的に除去し、
   そして、残された多結晶シリコン膜及び表出された絶縁
   膜の凸部を絶縁膜のエッチング液と接触させることによ
   つて、前記凹部の絶縁膜が残されるように該絶縁膜を選
   択的に除去してソースおよびドレイン領域を露出する工
   程を含むことを特徴とするＭＯＳ電界効果トランジスタ
   の製造方法。