JPS6043864A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6043864A JPS6043864A JP58152650A JP15265083A JPS6043864A JP S6043864 A JPS6043864 A JP S6043864A JP 58152650 A JP58152650 A JP 58152650A JP 15265083 A JP15265083 A JP 15265083A JP S6043864 A JPS6043864 A JP S6043864A
- Authority
- JP
- Japan
- Prior art keywords
- type
- drain
- source
- region
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/211—Gated diodes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の改良に関する。
〔登叫らＭＬ梢吻１景とその問題点〕
従来、半導体装置例えはＮＭＯ８型Ｏ８ンジスタは、主
としてＰ型の半導体基板表面に設けられたＮ＋型のソー
ス、ドレイン領域と、同基板上にダート絶縁膜を介して
設けられたダート電極とから構成されている。かかるト
ランジスタにおいて、その動作はドレイン領域に正の電
圧を印加し、ダート電極に印加する電圧を調整する事に
よりトランジスタをＯＮ、 ＯＦＦする。そして、この
ときのゲート電圧はしきい値電圧と呼ばれ、通常ＮＭＯ
Ｓ型トランジスタではθ〜２ｖが選はれる。一方、ＰＭ
Ｏ８型Ｏ８ンジスタで０〜−２が選ばれ、これらは基板
の不純物濃度によって調整される。
としてＰ型の半導体基板表面に設けられたＮ＋型のソー
ス、ドレイン領域と、同基板上にダート絶縁膜を介して
設けられたダート電極とから構成されている。かかるト
ランジスタにおいて、その動作はドレイン領域に正の電
圧を印加し、ダート電極に印加する電圧を調整する事に
よりトランジスタをＯＮ、 ＯＦＦする。そして、この
ときのゲート電圧はしきい値電圧と呼ばれ、通常ＮＭＯ
Ｓ型トランジスタではθ〜２ｖが選はれる。一方、ＰＭ
Ｏ８型Ｏ８ンジスタで０〜−２が選ばれ、これらは基板
の不純物濃度によって調整される。
しかしながら、従来のトランジスタによれは、トランジ
スタを微細化した場合、ダート長が短くなってしきい値
が下がり、トランジスタのＱＮ、 ＯＦＦ Ｋ支障をき
たす、いわゆるショートチャネル効果が生ずる。
スタを微細化した場合、ダート長が短くなってしきい値
が下がり、トランジスタのＱＮ、 ＯＦＦ Ｋ支障をき
たす、いわゆるショートチャネル効果が生ずる。
このようなことから、ショートチャネル効果を防ぐため
に、基板濃度を土けたり、あるいはゲート絶縁膜の厚さ
を薄くする手段が考えられる。しかしながら、前者の手
段によれば電子、又は正孔の移動度の低下を招き、後者
の手段によればゲート絶縁膜の耐圧の劣化が生じるとい
う欠点を有する。また、このような条件で作ったトラン
ジスタにおいて、駆動能力の高いモ（Ｄを作製しようと
すると、ダート巾を太きくしなければならない。
に、基板濃度を土けたり、あるいはゲート絶縁膜の厚さ
を薄くする手段が考えられる。しかしながら、前者の手
段によれば電子、又は正孔の移動度の低下を招き、後者
の手段によればゲート絶縁膜の耐圧の劣化が生じるとい
う欠点を有する。また、このような条件で作ったトラン
ジスタにおいて、駆動能力の高いモ（Ｄを作製しようと
すると、ダート巾を太きくしなければならない。
本発明は、上記事情に鑑みてなされたもので、ダート耐
圧の劣化やりＡ駆動能力低下させることなくショートチ
ャネル効果を阻止し得る半導体装置を提供することを目
的とするものである。
圧の劣化やりＡ駆動能力低下させることなくショートチ
ャネル効果を阻止し得る半導体装置を提供することを目
的とするものである。
本発明は、ソース、ドレインを夫々仕事関数の異なる物
質から形成することによって、トランジスタのＯＮ、
ＯＦＦをＪＵＮＣＴＩＯＮのブレークダウン電圧で行な
うようにし、もってショートチャネル効果を阻止するこ
とを図ったことを骨子とする。
質から形成することによって、トランジスタのＯＮ、
ＯＦＦをＪＵＮＣＴＩＯＮのブレークダウン電圧で行な
うようにし、もってショートチャネル効果を阻止するこ
とを図ったことを骨子とする。
以下、本発明の一実施例に係るＮＭＯＳ型トランジスタ
を製造工程順に第１図（、）〜（、）を参照して説明す
る。
を製造工程順に第１図（、）〜（、）を参照して説明す
る。
（１） まず、半導体基板としての例えはＰ型の８１基
板１上に素子分離用としての５ｉｎ２’膜２を形成した
後、この５ＩＯ２膜２で囲まれた基板１の素子領域３上
に厚さ５００Ｘの酸化膜４を形成した（第１図（、）図
示）。つづいて、全面に厚さ４ｏｏｏ′Ａの多結晶シリ
コン層（図示せず）を、ＣＶＤ法などによ多形成した後
、写真蝕刻法によりこれをパターニングしてゲート電極
５を形成した（第１図（ｂ）図示）。次いで、露出する
酸化膜４を選択的に除去してダート絶縁膜６を形成後、
全面にレジストを塗布、乾燥し、更に写真蝕刻法により
後記ドレイン領域及びその周辺に対応するレノストを除
去し、第１のレジヌトノやターン７を形成した。更に、
このレジヌトノやターン７等をマスクとして露出する素
子領域３表面にｎ型不純物例えば砒素イオンを加速電力
４０ ｋｅＶ、ドーズ量３ Ｘ １０１５ｍ−２の条件
でイオン注入し、Ｎ層型のドレイン領域８を形成した（
第１図（ｃ）図示）。
板１上に素子分離用としての５ｉｎ２’膜２を形成した
後、この５ＩＯ２膜２で囲まれた基板１の素子領域３上
に厚さ５００Ｘの酸化膜４を形成した（第１図（、）図
示）。つづいて、全面に厚さ４ｏｏｏ′Ａの多結晶シリ
コン層（図示せず）を、ＣＶＤ法などによ多形成した後
、写真蝕刻法によりこれをパターニングしてゲート電極
５を形成した（第１図（ｂ）図示）。次いで、露出する
酸化膜４を選択的に除去してダート絶縁膜６を形成後、
全面にレジストを塗布、乾燥し、更に写真蝕刻法により
後記ドレイン領域及びその周辺に対応するレノストを除
去し、第１のレジヌトノやターン７を形成した。更に、
このレジヌトノやターン７等をマスクとして露出する素
子領域３表面にｎ型不純物例えば砒素イオンを加速電力
４０ ｋｅＶ、ドーズ量３ Ｘ １０１５ｍ−２の条件
でイオン注入し、Ｎ層型のドレイン領域８を形成した（
第１図（ｃ）図示）。
〔：１〕 次に、前記レジストノソターン７を剥離後、
全面にレジストを塗布、剥離後、後記ソース領域及びそ
の周辺に対応するレジストを除去し、第２のレジストパ
ターン９を形成した。つづいて、このレジスト・ヤター
ン９等をマスクとして露出する素子領域３表面にＰ型不
純物例えばポロンイーオンを前記と同条件でイオン注入
し Ｐ＋型のソース領域１０を形成した（第１図（ｄ）
図示）。
全面にレジストを塗布、剥離後、後記ソース領域及びそ
の周辺に対応するレジストを除去し、第２のレジストパ
ターン９を形成した。つづいて、このレジスト・ヤター
ン９等をマスクとして露出する素子領域３表面にＰ型不
純物例えばポロンイーオンを前記と同条件でイオン注入
し Ｐ＋型のソース領域１０を形成した（第１図（ｄ）
図示）。
ここで、ソース領域１０は、前記ドレイン領域８と仕事
関数を異にする。次いで、全面にＣＶＤ−８ｉＯ□膜１
ノを形成後、前記ドレイン、ソース領域８．１０の夫々
の一部に対応するｃｖｎ−ｓｉｏ２膜１１全１１的に開
孔し、コンタクトホール１２．１２を形成り、ｆｃ。更
に、ＣＶＤ−８ｉｎ２膜１１上にコンタクトホール１２
，１２を介して前記ドレイン、ソーヌ領域ｓ、ｉｏＫ接
続する取出し電接１３，１３を形成し、ＮＭＯＳ型トラ
ン・ゾスタを製造した（第１図（、）図示）。
関数を異にする。次いで、全面にＣＶＤ−８ｉＯ□膜１
ノを形成後、前記ドレイン、ソース領域８．１０の夫々
の一部に対応するｃｖｎ−ｓｉｏ２膜１１全１１的に開
孔し、コンタクトホール１２．１２を形成り、ｆｃ。更
に、ＣＶＤ−８ｉｎ２膜１１上にコンタクトホール１２
，１２を介して前記ドレイン、ソーヌ領域ｓ、ｉｏＫ接
続する取出し電接１３，１３を形成し、ＮＭＯＳ型トラ
ン・ゾスタを製造した（第１図（、）図示）。
本発明に係るＮＭＯ８型トランジヌタは、第１図（、）
に示す如く、Ｐ型のＳｉ基板１表面に互いに仕事関数の
異なるＮ＋型ドレイン領域８、Ｐ＋型のソース領域１０
を設け、かつ同基板１上にダート絶縁膜６を介してダー
ト電極５を設けた構造となっている。
に示す如く、Ｐ型のＳｉ基板１表面に互いに仕事関数の
異なるＮ＋型ドレイン領域８、Ｐ＋型のソース領域１０
を設け、かつ同基板１上にダート絶縁膜６を介してダー
ト電極５を設けた構造となっている。
前述したＮＭＯ８型Ｏ８ンジスタにおいては、例えばＮ
型のドレイン領域８に５ｖ、ケ゛−ト電極５に正電圧を
印加すると、ダート電極５下のＳｔ基板１に電子が励起
され、Ｎ層が形成される。
型のドレイン領域８に５ｖ、ケ゛−ト電極５に正電圧を
印加すると、ダート電極５下のＳｔ基板１に電子が励起
され、Ｎ層が形成される。
そして、このＮ層とＰ型のソース領域１０との間でブレ
ークダウンが起こり１．トランジスタがＯＮとなる。一
方、ゲート電極５に電圧を印加しなければ、トランジス
タはＯＦＦ （ＯＶ ）となる。なお、ゲート電圧が一
定の時には、ドレイン電圧によりトランジスタをＯＮ
、 ＯＦＦ ｆるＩＮ）可能である。
ークダウンが起こり１．トランジスタがＯＮとなる。一
方、ゲート電極５に電圧を印加しなければ、トランジス
タはＯＦＦ （ＯＶ ）となる。なお、ゲート電圧が一
定の時には、ドレイン電圧によりトランジスタをＯＮ
、 ＯＦＦ ｆるＩＮ）可能である。
しかして、本発明によれば、Ｓｉ基板１表面に互いに仕
事関数の異々るＮ＋型のドレイン領域８、Ｐ型のソース
領域１０が設けられた構造となっているため、従来の如
くショートチャネル効果を生ずることなく、ゲート長０
６μｍまでのトランジスタ動作が可能であり、梃にＪｔ
ｌＮＣＴＩＯＮの深さを浅くできればゲート長を短くす
ることが可能である。
事関数の異々るＮ＋型のドレイン領域８、Ｐ型のソース
領域１０が設けられた構造となっているため、従来の如
くショートチャネル効果を生ずることなく、ゲート長０
６μｍまでのトランジスタ動作が可能であり、梃にＪｔ
ｌＮＣＴＩＯＮの深さを浅くできればゲート長を短くす
ることが可能である。
また、従来の如く、ゲート絶縁膜を薄くしなくてもトラ
ンジスタ動作ができるので、ゲート耐圧の向上を望める
。更に、ＯＮした後はブレークダウン後の電流が流れる
ので、サイズの小さいトランジスタでも大きな駆動能力
を１！、Ｉることかできる。
ンジスタ動作ができるので、ゲート耐圧の向上を望める
。更に、ＯＮした後はブレークダウン後の電流が流れる
ので、サイズの小さいトランジスタでも大きな駆動能力
を１！、Ｉることかできる。
々お、本発明に係るＮＭＯ８型Ｏ８ンジスタは、上記実
施例のものに限らず、例えば、図示しないが、ソース、
ドレイン領域の導電型を夫々Ｎ＋型、Ｐ型にしたもので
もよい。ただし、この場合、印加電圧は正負逆となる。
施例のものに限らず、例えば、図示しないが、ソース、
ドレイン領域の導電型を夫々Ｎ＋型、Ｐ型にしたもので
もよい。ただし、この場合、印加電圧は正負逆となる。
また、第２図に示す如く、ソース領域２１が、Ｐ型のＳ
ｉ基板１表面のＰ＋型半導体層２２と、この半導体層２
２に底部及び側部を囲まれるように設けられたＮ型半導
体層２３とからなる構造のもの、あるいは第３図に示す
如く、ドレイン・領域２４がＰ＋型で、ソース領域２５
がＰ型の８１基板１表面のＮ型半導体層２６と、この半
導体層２６／Ｃ底部及び側部を囲まれるように設けられ
たＰ型半導体層２７とからなる構造のものでもよい。こ
こで、第２図のＮＭＯＳ型トランジスタではソース領域
２ノがＰ型半導体層２２／Ｎ型半導体層２３、第３図の
ＮＭＯＳ型トランジスタではソース領域２５がＮ型半導
体層２６／Ｐ型半導体層２７というＪＵＮＣＴＩＯＮで
順方向になっているため、トランジスタの動作が可能と
なる。更には、第４図に示す如く、Ｐ型のソース領域１
０にＭｅ等の金属層２８を設けた構造のものでもよい。
ｉ基板１表面のＰ＋型半導体層２２と、この半導体層２
２に底部及び側部を囲まれるように設けられたＮ型半導
体層２３とからなる構造のもの、あるいは第３図に示す
如く、ドレイン・領域２４がＰ＋型で、ソース領域２５
がＰ型の８１基板１表面のＮ型半導体層２６と、この半
導体層２６／Ｃ底部及び側部を囲まれるように設けられ
たＰ型半導体層２７とからなる構造のものでもよい。こ
こで、第２図のＮＭＯＳ型トランジスタではソース領域
２ノがＰ型半導体層２２／Ｎ型半導体層２３、第３図の
ＮＭＯＳ型トランジスタではソース領域２５がＮ型半導
体層２６／Ｐ型半導体層２７というＪＵＮＣＴＩＯＮで
順方向になっているため、トランジスタの動作が可能と
なる。更には、第４図に示す如く、Ｐ型のソース領域１
０にＭｅ等の金属層２８を設けた構造のものでもよい。
なお、６第４図において、金属層２８の代りにＭｏ ８
１２等のシリサイド化合物層を用いてもよい。また、前
記卑属層あるいはシリサイド化合物層の使用態様は、前
述した場合に限らず、これらをＮ型のドレイン領域上に
設けてもよいし、あるいはソース（又はドレイン）領域
形成予定部の基板上に設けた場合にも適用できる。ただ
し、金属層ちるいはシリサイド化合物層のみを基板上に
設けた場合、それらがソース（又はドレイン）となる。
１２等のシリサイド化合物層を用いてもよい。また、前
記卑属層あるいはシリサイド化合物層の使用態様は、前
述した場合に限らず、これらをＮ型のドレイン領域上に
設けてもよいし、あるいはソース（又はドレイン）領域
形成予定部の基板上に設けた場合にも適用できる。ただ
し、金属層ちるいはシリサイド化合物層のみを基板上に
設けた場合、それらがソース（又はドレイン）となる。
〔発明の効果〕
以上詳述しプζ如く本発明によれば、ダート耐圧の劣化
や駆動能力を低下させることなくショートチャネル効果
を阻止し得る信頼性の高い半導体装置を提供できるもの
である。
や駆動能力を低下させることなくショートチャネル効果
を阻止し得る信頼性の高い半導体装置を提供できるもの
である。
第１図（、）〜（、）は本発明の一実施例に係るＮＭＯ
８型トランジヌクを製造工程順に示す断面図、第２図〜
第４図は夫々本発明の他の実施例に係るＮＭＯ８型Ｏ８
ンジスタの断面図である。 １・・・Ｐ型のｓｉ基板（半導体基板）、２・・・５ｉ
０２膜、３・・・素子領域、４・・・酸化膜、５・・・
ゲート電極、６・・・ゲート絶縁膜、７，９・・・レジ
ストパターン、８．２４・・・ドレイン領域、１０．２
１．２５・・・ソース領域、１１・・・ＣＶＤ−８ＩＯ
２膜、１２・・・コンタクトホール、１３・・・取出し
電極、２２・・・Ｐ＋型半導体層、２３・・・Ｎ型半導
体層、２６・・・Ｎ型半導体層、２７・・・Ｐ型半導体
層、２８・・・金属層、出願人代理人 弁理士 鈴 江
武 彦第１図 第 ２ し１ 第３図 第４図
８型トランジヌクを製造工程順に示す断面図、第２図〜
第４図は夫々本発明の他の実施例に係るＮＭＯ８型Ｏ８
ンジスタの断面図である。 １・・・Ｐ型のｓｉ基板（半導体基板）、２・・・５ｉ
０２膜、３・・・素子領域、４・・・酸化膜、５・・・
ゲート電極、６・・・ゲート絶縁膜、７，９・・・レジ
ストパターン、８．２４・・・ドレイン領域、１０．２
１．２５・・・ソース領域、１１・・・ＣＶＤ−８ＩＯ
２膜、１２・・・コンタクトホール、１３・・・取出し
電極、２２・・・Ｐ＋型半導体層、２３・・・Ｎ型半導
体層、２６・・・Ｎ型半導体層、２７・・・Ｐ型半導体
層、２８・・・金属層、出願人代理人 弁理士 鈴 江
武 彦第１図 第 ２ し１ 第３図 第４図
Claims (4)
- （１）半導体基板表面に設けられたソース、ドレインと
、同基板上にゲート絶縁膜を介して設けられたダート電
極とからなる半導体装置において、ソース、ドレインが
夫々仕事関数の異なる物質からなることを特徴とする半
導体装置。 - （２） ソース、ドレインのうちいずれか一力の導電型
がＮ型で、他方の導電型がＰ型であることを特徴とする
特許請求の範囲第１項記載の半導体装置。 - （３） ソース、ドレインの少なくとも一方が、半導体
基板表面に設けられた第１の半導体層と、この半導体層
に底部及び側部を囲まれるように形成された該半導体層
と逆導電型の第２の半導体層とから構成されることを特
徴とする特許請求のホ包囲第１項記載の半導体装置。 - （４） ソース、ドレインの少なくとも一力が、半導体
基板表面に設けられた該基板と異なる半導体層と、この
半導体層上に設けられた金属層 、あるいはシリサイド
化合物層なることを特徴とする特許請求の範囲第１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152650A JPS6043864A (ja) | 1983-08-22 | 1983-08-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152650A JPS6043864A (ja) | 1983-08-22 | 1983-08-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6043864A true JPS6043864A (ja) | 1985-03-08 |
Family
ID=15545056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58152650A Pending JPS6043864A (ja) | 1983-08-22 | 1983-08-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043864A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5462787A (en) * | 1977-10-28 | 1979-05-21 | Agency Of Ind Science & Technol | Semiconductor device and integrated circuit of the same |
-
1983
- 1983-08-22 JP JP58152650A patent/JPS6043864A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5462787A (en) * | 1977-10-28 | 1979-05-21 | Agency Of Ind Science & Technol | Semiconductor device and integrated circuit of the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3462301B2 (ja) | 半導体装置及びその製造方法 | |
| JPH08250728A (ja) | 電界効果型半導体装置及びその製造方法 | |
| JP3455452B2 (ja) | 半導体デバイス及びその製造方法 | |
| JPH02166762A (ja) | コンパクトｃｍｏｓデバイス及びその製造方法 | |
| KR100223600B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP4898024B2 (ja) | 半導体装置の製造方法 | |
| JPH0557741B2 (ja) | ||
| JP3420301B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH04264776A (ja) | 半導体装置 | |
| JPS6251216A (ja) | 半導体装置の製造方法 | |
| JPS6043864A (ja) | 半導体装置 | |
| JPS62262462A (ja) | 半導体装置 | |
| JPS60247974A (ja) | 半導体装置 | |
| JP2886186B2 (ja) | 半導体装置 | |
| JP2573319B2 (ja) | 半導体装置の製造方法 | |
| JP3049255B2 (ja) | Ｃｍｉｓ半導体装置の製造方法 | |
| JPH0279474A (ja) | Ｍｏｓトランジスタ | |
| JPS597231B2 (ja) | 絶縁ゲイト型電界効果半導体装置の作製方法 | |
| JPH069245B2 (ja) | 電界効果型半導体装置 | |
| JPH0517701B2 (ja) | ||
| JPH0422345B2 (ja) | ||
| JPS62112361A (ja) | 相補型半導体装置 | |
| JPH06120493A (ja) | 半導体装置とその製造方法 | |
| JPH0321102B2 (ja) | ||
| JPS5843574A (ja) | 電界効果トランジスタ |