JPS6047664B2 - 情報処理装置 - Google Patents
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- JPS6047664B2 JPS6047664B2 JP12661377A JP12661377A JPS6047664B2 JP S6047664 B2 JPS6047664 B2 JP S6047664B2 JP 12661377 A JP12661377 A JP 12661377A JP 12661377 A JP12661377 A JP 12661377A JP S6047664 B2 JPS6047664 B2 JP S6047664B2
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- G—PHYSICS
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- G11C—STATIC STORES
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Description
【発明の詳細な説明】
本発明は電子計算機等の情報処理装置特に記憶素子の情
報書き換え機構に関するものである。
報書き換え機構に関するものである。
かかる従来の記憶素子の情報書き換え機構を第１図及び
第２図を参照することによつて説明する。第１図は、１
個の制御命令記憶装置からの制御命令信号で同時に４個
の制御用記憶素子の記憶内容をそれぞれの制御用記憶素
子に接続された情報母線の情報に書き換える方式の情報
書き換え装置の回路図である。
第２図を参照することによつて説明する。第１図は、１
個の制御命令記憶装置からの制御命令信号で同時に４個
の制御用記憶素子の記憶内容をそれぞれの制御用記憶素
子に接続された情報母線の情報に書き換える方式の情報
書き換え装置の回路図である。
かかる従来の情報書き換え装置は、１個の制御用記憶素
子２とＯＲゲート３と、第１のＡＮＤゲート４及び第２
のＡＮＤゲート５、出力線９とを１個のブロック１とし
て有し、同様のブロック１’、１″、１”’がブロック
１とともに制御信号線８および８’に並列に配設されて
いる。
子２とＯＲゲート３と、第１のＡＮＤゲート４及び第２
のＡＮＤゲート５、出力線９とを１個のブロック１とし
て有し、同様のブロック１’、１″、１”’がブロック
１とともに制御信号線８および８’に並列に配設されて
いる。
各ブロック内では第１のＡＮＤゲート４の一人力端子に
１本の情報母線６が接続され他の入力端子に制御命令信
号端子１０から制御信号線８が接続され、又第２のＮル
ゲート５の一人力端子にはインバータ７の出力を供給す
る制御信号線８’が、他の入力端子には制御用記憶素子
２の出力が接続され、更にこの第１及び第２のＡＮＤゲ
ート４、５の出力はＯＲゲート３に入力され、ＯＲゲー
ト３の出力端子が制御用記憶素子２の入力端子に接続さ
れている。かかる構成による第１図の情報書き換え装置
では、制御命令記憶装置から制御信号入力端子１０に加
えられる制御信号が出力されない時は、すなわち制御信
号が゛’０’’の時は、第１のＡＮＤゲーフト４の出力
は情報母線６の情報に関係なく常に“’０’’の状態を
保持しており、従つて情報母線の情報を制御用記憶素子
に書き込むことはできない。
１本の情報母線６が接続され他の入力端子に制御命令信
号端子１０から制御信号線８が接続され、又第２のＮル
ゲート５の一人力端子にはインバータ７の出力を供給す
る制御信号線８’が、他の入力端子には制御用記憶素子
２の出力が接続され、更にこの第１及び第２のＡＮＤゲ
ート４、５の出力はＯＲゲート３に入力され、ＯＲゲー
ト３の出力端子が制御用記憶素子２の入力端子に接続さ
れている。かかる構成による第１図の情報書き換え装置
では、制御命令記憶装置から制御信号入力端子１０に加
えられる制御信号が出力されない時は、すなわち制御信
号が゛’０’’の時は、第１のＡＮＤゲーフト４の出力
は情報母線６の情報に関係なく常に“’０’’の状態を
保持しており、従つて情報母線の情報を制御用記憶素子
に書き込むことはできない。
一方、制御信号はインバータ７で反転され’゛１’’が
制御信号線８’に生じているので、第２の５ＡＮＤゲー
ト５の出力は制御用記憶素子の記憶内容に応じた情報を
出力することとなり、この第２のＡＮＤゲート５の出力
はＯＲゲート３を介して制御用記憶素子２に入力される
ので、制御用記憶素子２の記憶内容は保持されることに
なる。一方、制御命令記憶装置から制御信号すなわち゛
１゛の信号が出力されると、第２のＡＮＤゲート５の出
力は制御用記憶素子２の記憶内容にかかわらず゜“０”
の状態となり、第１のＡＮＤゲート４の出力が情報母線
６に与えられている情報に等しくなるので情報母線の情
報が第１のＡＮＤゲート４と０Ｒゲート３とを通して制
御用記憶素子に書き込まれその内容が出力線９より出力
される。
制御信号線８’に生じているので、第２の５ＡＮＤゲー
ト５の出力は制御用記憶素子の記憶内容に応じた情報を
出力することとなり、この第２のＡＮＤゲート５の出力
はＯＲゲート３を介して制御用記憶素子２に入力される
ので、制御用記憶素子２の記憶内容は保持されることに
なる。一方、制御命令記憶装置から制御信号すなわち゛
１゛の信号が出力されると、第２のＡＮＤゲート５の出
力は制御用記憶素子２の記憶内容にかかわらず゜“０”
の状態となり、第１のＡＮＤゲート４の出力が情報母線
６に与えられている情報に等しくなるので情報母線の情
報が第１のＡＮＤゲート４と０Ｒゲート３とを通して制
御用記憶素子に書き込まれその内容が出力線９より出力
される。
この様に第１図による情報書き換え装置は、１個の制御
信号で同時に４本の情報母線の情報を夫々の対応する制
御用記憶素子に書き込むことができる。しかしながら複
数個の制御用記憶素子のうち特定の制御用記憶素子のみ
を情報母線の内容に変化させたい時には、予め変化させ
てはならない制御用記憶素子の内容を調べ、その内容と
同じ内容をその制御用記憶素子に対応する情報母線に与
えておきしかる後に制御信号を制御信号入力端子１０に
与えて制御用記憶素子の記憶内容を書き換えなければな
らない。従つて記憶内容の書き換えに要する工程が多く
なり、プログラムが複雑になるばかりでなく、処理時間
も長くなる欠点があつた。この不都合を解消するために
、第２図に示すような構成の情報処理装置も一般に使用
されている。
信号で同時に４本の情報母線の情報を夫々の対応する制
御用記憶素子に書き込むことができる。しかしながら複
数個の制御用記憶素子のうち特定の制御用記憶素子のみ
を情報母線の内容に変化させたい時には、予め変化させ
てはならない制御用記憶素子の内容を調べ、その内容と
同じ内容をその制御用記憶素子に対応する情報母線に与
えておきしかる後に制御信号を制御信号入力端子１０に
与えて制御用記憶素子の記憶内容を書き換えなければな
らない。従つて記憶内容の書き換えに要する工程が多く
なり、プログラムが複雑になるばかりでなく、処理時間
も長くなる欠点があつた。この不都合を解消するために
、第２図に示すような構成の情報処理装置も一般に使用
されている。
第２図に示す情報処理装置は、第１図に示した各ブロッ
ク１，１″，１″，ビ″の構成は同じであるが、複数の
制御命令記憶装置を有し、各々の制御命令装置からの制
御信号をそれに対応する各々のブロック１，１″，ビ，
１″″の制御信号入力端３子１２，１２″，１２″，１
２″″″に対して独立に接続させ、情報書き換えを行う
ブロックにのみ制御信号を加えている。
ク１，１″，１″，ビ″の構成は同じであるが、複数の
制御命令記憶装置を有し、各々の制御命令装置からの制
御信号をそれに対応する各々のブロック１，１″，ビ，
１″″の制御信号入力端３子１２，１２″，１２″，１
２″″″に対して独立に接続させ、情報書き換えを行う
ブロックにのみ制御信号を加えている。
各々のブロック１，１″，ビ，１゛″″に対しては、制
御信号は制御信号線１３，１３″，１３″，１３″″″
を通して第１のＡＮＤ３．ゲート４に加えられると共に
、インバータ１１，１「，１１″，１「″″によつて反
転された制御信号は制御信号線１４，１４″，１４″，
１『″″を介して第２のＡＮＤゲートに印加されている
。かかる構成の情報処理装置によれば、特定の制４Ｃ御
信号端子１２，１２″，１２″，１２″″″に制御信号
を入力することによつてそれに対応する特定の制御用記
憶素子２のみの内容を情報母線６の内容に書き換えるこ
とができ、前述の第１図の従来例の不都合は解消される
が、逆に同時に全てのブロック１，１″，１″，１″″
″の制御用記憶素子２の内容を情報母線６の内容に書き
換える時は、各々の制御用記憶素子に対して、独立して
制御信号を各９制御信号端子１２，１２″，１２″，１
２″″″に与えなければならない為多くの制御命令記憶
装置を必要とせざるを得ない。従つて装置が大型化する
とともに、コストも高くなる等の欠点がある。本発明の
目的は、かかる欠点を除去し、装置を大型化することな
く１個の制御信号で複数個の制御用記憶素子の内容を同
時に情報母線の情報に書き換えることも、又、任意の制
御用記憶素子の内容だけを書き換えることもできる情報
５処理装置を提供することにある。本発明は複数の記憶
部と、これらに書き換え情報を与える情報母線と、該情
報母線上の情報を前記複数の記憶部の全てに書込むか、
それとも選択された記憶部のみに書込むかを制御する手
段とを有し、該制御手段は記憶部対応に設けられた複数
の選択部と、これらを個々に制御するか、同時に制御す
るかを決定する決定部とを含み、制御命令を解読して得
られる書換え指示信号と命令コードの一部に設定された
情報に基いて各記憶部に対して個々に発生される書換え
指示用の選択信号とによつて記憶部のすべてに対して同
時にその内容を書換えること、および選択されたものの
みの内容を書換えることを任意に制御できるようにした
情報処理装置をうる。
御信号は制御信号線１３，１３″，１３″，１３″″″
を通して第１のＡＮＤ３．ゲート４に加えられると共に
、インバータ１１，１「，１１″，１「″″によつて反
転された制御信号は制御信号線１４，１４″，１４″，
１『″″を介して第２のＡＮＤゲートに印加されている
。かかる構成の情報処理装置によれば、特定の制４Ｃ御
信号端子１２，１２″，１２″，１２″″″に制御信号
を入力することによつてそれに対応する特定の制御用記
憶素子２のみの内容を情報母線６の内容に書き換えるこ
とができ、前述の第１図の従来例の不都合は解消される
が、逆に同時に全てのブロック１，１″，１″，１″″
″の制御用記憶素子２の内容を情報母線６の内容に書き
換える時は、各々の制御用記憶素子に対して、独立して
制御信号を各９制御信号端子１２，１２″，１２″，１
２″″″に与えなければならない為多くの制御命令記憶
装置を必要とせざるを得ない。従つて装置が大型化する
とともに、コストも高くなる等の欠点がある。本発明の
目的は、かかる欠点を除去し、装置を大型化することな
く１個の制御信号で複数個の制御用記憶素子の内容を同
時に情報母線の情報に書き換えることも、又、任意の制
御用記憶素子の内容だけを書き換えることもできる情報
５処理装置を提供することにある。本発明は複数の記憶
部と、これらに書き換え情報を与える情報母線と、該情
報母線上の情報を前記複数の記憶部の全てに書込むか、
それとも選択された記憶部のみに書込むかを制御する手
段とを有し、該制御手段は記憶部対応に設けられた複数
の選択部と、これらを個々に制御するか、同時に制御す
るかを決定する決定部とを含み、制御命令を解読して得
られる書換え指示信号と命令コードの一部に設定された
情報に基いて各記憶部に対して個々に発生される書換え
指示用の選択信号とによつて記憶部のすべてに対して同
時にその内容を書換えること、および選択されたものの
みの内容を書換えることを任意に制御できるようにした
情報処理装置をうる。
本発明によれば、１個の制御信号によつて、複数個の情
報母線の内容を、それに対応する複数個の制御用記憶素
子に同時に書き込むことも、又、特定の情報母線の内容
をそれに対応する特定の制御用記憶素子に書き込むこと
もできる。
報母線の内容を、それに対応する複数個の制御用記憶素
子に同時に書き込むことも、又、特定の情報母線の内容
をそれに対応する特定の制御用記憶素子に書き込むこと
もできる。
更に１個の制御信号で操作することができるのでこの制
御信号を与える制御命令記憶装置は１つでよいので溝成
が簡単でかつコストを増加させることはない以下、図面
を参照して本発明をより詳細に説明ｒる。第３図は本発
明による情報処理装置の一実施例）示す回路図であり、
第４図は制御用記憶素子のｉ容を情報母線の内容に書き
換えるか、否かを決５する選択信号（以下フィールド信
号という）を丁号化して付加した命令コードの一例であ
る。
御信号を与える制御命令記憶装置は１つでよいので溝成
が簡単でかつコストを増加させることはない以下、図面
を参照して本発明をより詳細に説明ｒる。第３図は本発
明による情報処理装置の一実施例）示す回路図であり、
第４図は制御用記憶素子のｉ容を情報母線の内容に書き
換えるか、否かを決５する選択信号（以下フィールド信
号という）を丁号化して付加した命令コードの一例であ
る。
本実施例による情報処理装置は、第１及び第２のＡＮＤ
ゲート１７，１８と、インバータ２１、０Ｒゲート１９
、制御用記憶素子２０及び第１のＡＮＤゲート１７の一
人力端子に接続された情報母線２２、制御用記憶素子か
らの出力線２５とを！１つのブロック１５の中に有し、
このブロック１５と同様の構成を持つ各ブロック１５″
，１５″，１５″゛″が配設され、各ブロック１５，１
５″，１５２，１５″″″に対応して第３のＡＮＤゲー
ト１６，１６″，１６″，１６″″″が設置される。更
にかかる１第３のＭ巾ゲート１６，１６′，１６２，１
『″″のそれぞれの出力は、各ブロック１５，１５″，
１５″，１５″″″の夫々の第１のＭのゲート１７の一
人力端子及びインバータ２１の入力端子へ接続される。
又制御信号命令端子２３から制御信号線−２５が各第３
のＡＮＤゲート１６，１６″，１６″，１６″″″の一
人力端子に並列に接続され、第３のＡＮＤゲート１６，
１６″，１６″，１６″″″の他の入力端子にはそれに
対応する各フィールド信号端子２４，２４″，２『，２
４″″″からフィール．ド信号線２６，２６″，２６″
，２６″″″を接続することにより構成される。更に各
ブロック１５，１５″，１５Ｓ，１５″″″の構成は、
第１のＡＮＤゲート１７の一人力端子には第３のＡＮＤ
ゲート１６の出力が入力され、他の入力端子には情報母
線２２が接続され、第２のＭのゲート１８の一人力端子
にはインバータ２１の出力が入力され、他の入力端子に
は制御用記憶素子２０の出力が入力される。
ゲート１７，１８と、インバータ２１、０Ｒゲート１９
、制御用記憶素子２０及び第１のＡＮＤゲート１７の一
人力端子に接続された情報母線２２、制御用記憶素子か
らの出力線２５とを！１つのブロック１５の中に有し、
このブロック１５と同様の構成を持つ各ブロック１５″
，１５″，１５″゛″が配設され、各ブロック１５，１
５″，１５２，１５″″″に対応して第３のＡＮＤゲー
ト１６，１６″，１６″，１６″″″が設置される。更
にかかる１第３のＭ巾ゲート１６，１６′，１６２，１
『″″のそれぞれの出力は、各ブロック１５，１５″，
１５″，１５″″″の夫々の第１のＭのゲート１７の一
人力端子及びインバータ２１の入力端子へ接続される。
又制御信号命令端子２３から制御信号線−２５が各第３
のＡＮＤゲート１６，１６″，１６″，１６″″″の一
人力端子に並列に接続され、第３のＡＮＤゲート１６，
１６″，１６″，１６″″″の他の入力端子にはそれに
対応する各フィールド信号端子２４，２４″，２『，２
４″″″からフィール．ド信号線２６，２６″，２６″
，２６″″″を接続することにより構成される。更に各
ブロック１５，１５″，１５Ｓ，１５″″″の構成は、
第１のＡＮＤゲート１７の一人力端子には第３のＡＮＤ
ゲート１６の出力が入力され、他の入力端子には情報母
線２２が接続され、第２のＭのゲート１８の一人力端子
にはインバータ２１の出力が入力され、他の入力端子に
は制御用記憶素子２０の出力が入力される。
又第１及び第２のＡＮＤゲート１７，１８の出力は０Ｒ
ゲート１９を介して制御用記憶素子２０へ接続され、制
御用記憶素子２０の内容は出力線２５より出力される。
このようにして構成された本実施例の情報処理装置によ
れば、制御命令記憶装置からレベル゜゛１゛の制御命令
信号が制御命令信号端子２３に入力されない時は、各ブ
ロック１５，１５″，１５″，１５″″″に対応する第
３のＡＮＤゲート１６，１６″，１６″，１６″″″の
出力レベルぱ゜０゛の状態であり、その結果情報母線２
２の情報内容に関係なく第２のＡＮＤゲート１７の出力
レベルは″０″レベルである。
ゲート１９を介して制御用記憶素子２０へ接続され、制
御用記憶素子２０の内容は出力線２５より出力される。
このようにして構成された本実施例の情報処理装置によ
れば、制御命令記憶装置からレベル゜゛１゛の制御命令
信号が制御命令信号端子２３に入力されない時は、各ブ
ロック１５，１５″，１５″，１５″″″に対応する第
３のＡＮＤゲート１６，１６″，１６″，１６″″″の
出力レベルぱ゜０゛の状態であり、その結果情報母線２
２の情報内容に関係なく第２のＡＮＤゲート１７の出力
レベルは″０″レベルである。
一方、インバータ２１によつて第３のＡＮＤゲート１６
，１６″，１６″，１６″″″の出力“゜０゛が反転さ
れ“゜１゛レベルとして第２のＡＮＤゲート１８に入力
される。その結果第２のＮ巾ゲート１８は制御用記憶素
子２０の記憶内容に等しい情報レベルを出力し、０Ｒゲ
ート１９を通して制御用記憶素子２０に入力され、それ
ぞれの制御用記憶素子の内容を保持している。一方、制
御命令信号端子２３にレベル゜゜１゛の制御命令信号が
入力された時は、第４図に示される命令コード２７に付
加されたフィールド２８，２９，３０，３１の指示に従
つてこれに対応するフィールド信号端子２４，２４″，
２４″，２『″″からフィールド信号がフィールド信号
線２６，２６″，２６″，２６″″゛を通り、内容を書
き換えるべきブロックに接続された第３のＡＮＤゲート
１６，１６″，１６″，１６″″″のいづれかにレベル
゜“１゛のフィールド信号が入力される。
，１６″，１６″，１６″″″の出力“゜０゛が反転さ
れ“゜１゛レベルとして第２のＡＮＤゲート１８に入力
される。その結果第２のＮ巾ゲート１８は制御用記憶素
子２０の記憶内容に等しい情報レベルを出力し、０Ｒゲ
ート１９を通して制御用記憶素子２０に入力され、それ
ぞれの制御用記憶素子の内容を保持している。一方、制
御命令信号端子２３にレベル゜゜１゛の制御命令信号が
入力された時は、第４図に示される命令コード２７に付
加されたフィールド２８，２９，３０，３１の指示に従
つてこれに対応するフィールド信号端子２４，２４″，
２４″，２『″″からフィールド信号がフィールド信号
線２６，２６″，２６″，２６″″゛を通り、内容を書
き換えるべきブロックに接続された第３のＡＮＤゲート
１６，１６″，１６″，１６″″″のいづれかにレベル
゜“１゛のフィールド信号が入力される。
この結果制御信号とフィールド信号の両方が入力された
第３のＡＮＤゲートの出力は″Ｒ５レベルとなり、それ
まで“′ｒ゛レベルを出力していた第２のＮ１ゲート１
８を“０゛レベルにして制御用記憶素子２０の記憶内容
が出力されないようにする。更に第１のＡＮＤゲート１
７の入力端子には′６ｒ１レベルが加わつているので、
この第１のＡＮＤゲート１７は情報母線２２の情報に応
じた信号レベルの状態となり、情報母線２２の内容を０
Ｒゲート１９を通して、制御用記憶素子２０に書き込む
。一方制御信号が゜“１゛でかつフィールド信号が゛０
゛の各信号が与えられた第３のＡＮＤゲート１７６，１
６″，１６２，１６″″″の出力ぱ“０゛となる。
第３のＡＮＤゲートの出力は″Ｒ５レベルとなり、それ
まで“′ｒ゛レベルを出力していた第２のＮ１ゲート１
８を“０゛レベルにして制御用記憶素子２０の記憶内容
が出力されないようにする。更に第１のＡＮＤゲート１
７の入力端子には′６ｒ１レベルが加わつているので、
この第１のＡＮＤゲート１７は情報母線２２の情報に応
じた信号レベルの状態となり、情報母線２２の内容を０
Ｒゲート１９を通して、制御用記憶素子２０に書き込む
。一方制御信号が゜“１゛でかつフィールド信号が゛０
゛の各信号が与えられた第３のＡＮＤゲート１７６，１
６″，１６２，１６″″″の出力ぱ“０゛となる。
このレベル６′０，が出力される第３のＡＮＤゲートに
接続されたブロック１５，１５″，１５″，１５″″″
の動作は、前述した制御信号が゜゜０゛の時と同様の動
作をし、制御用記憶素子２５０の内容は保持される。か
かる動作原理に基つく本実施例の情報処理装置によれば
、第４図に示された命令コード２７に付加されたフィー
ルド２８，２９，３０，３１に、すべてのフィールド信
号端子２４，２４″，″０２４″，２４″″″からフィ
ールド信号を出力するように符号化することによつて同
時にすべての制御用記憶素子の内容を情報母線の内容に
書き換えることが可能となる。
接続されたブロック１５，１５″，１５″，１５″″″
の動作は、前述した制御信号が゜゜０゛の時と同様の動
作をし、制御用記憶素子２５０の内容は保持される。か
かる動作原理に基つく本実施例の情報処理装置によれば
、第４図に示された命令コード２７に付加されたフィー
ルド２８，２９，３０，３１に、すべてのフィールド信
号端子２４，２４″，″０２４″，２４″″″からフィ
ールド信号を出力するように符号化することによつて同
時にすべての制御用記憶素子の内容を情報母線の内容に
書き換えることが可能となる。
更に、特定のフィールドにのみフィールド信号を出力す
るようにプログラムすることによつて、必要な制御用記
憶素子の内容だけを情報母線の内容に書き換え、残りの
制御用記憶素子の内容は、そのままの状態で保持してお
くこともできる。又、制御命令信号は１個で済むので、
制御命令記憶装置を増大することもなく、低コストで効
率の良い情報書き換え装置を提供できる。更にかかる情
報書き換え装置は、ＲＯＭの命令に応じてＲＡＭのデー
ターを一時記憶し、この記憶内容に基づいて入出力装置
を制御する機構として特に有効である。本実施例ては制
御用記憶素子を４個含む情報書き換え装置の１例を示し
たが、かかる制御用記憶素子は何個含まれていてもよく
、命令コードに付加されたフィールドの位置は命令コー
ドの前あるいは後等、いずれの位置に設けても差し支え
ない。
るようにプログラムすることによつて、必要な制御用記
憶素子の内容だけを情報母線の内容に書き換え、残りの
制御用記憶素子の内容は、そのままの状態で保持してお
くこともできる。又、制御命令信号は１個で済むので、
制御命令記憶装置を増大することもなく、低コストで効
率の良い情報書き換え装置を提供できる。更にかかる情
報書き換え装置は、ＲＯＭの命令に応じてＲＡＭのデー
ターを一時記憶し、この記憶内容に基づいて入出力装置
を制御する機構として特に有効である。本実施例ては制
御用記憶素子を４個含む情報書き換え装置の１例を示し
たが、かかる制御用記憶素子は何個含まれていてもよく
、命令コードに付加されたフィールドの位置は命令コー
ドの前あるいは後等、いずれの位置に設けても差し支え
ない。
更に本発明の情報処理装置は、制御信号とフィールド信
号の２個の信号を入力信号として、論理回路を構成し、
情報母線の内容を制御用記憶素子に書き込むものである
が、かかる論理回路の構成は本実施例に限ることなく、
少なくとも制御信２号とフィールド信号の２入力により
、情報母線の内容を制御用記憶素子に書き込めるように
適宜論理素子を組み合わせることによつても、本発明の
効果は得られる。
号の２個の信号を入力信号として、論理回路を構成し、
情報母線の内容を制御用記憶素子に書き込むものである
が、かかる論理回路の構成は本実施例に限ることなく、
少なくとも制御信２号とフィールド信号の２入力により
、情報母線の内容を制御用記憶素子に書き込めるように
適宜論理素子を組み合わせることによつても、本発明の
効果は得られる。
第１図は従来の情報書き換え装置の一例を示す回路図で
、第２図は従来の情報書き換え装置の他の例を示す回路
図である。 第３図は本発明の情報書き換え装置の一実施例を示す回
路図であり、第４図は本発明の一実施例を動作させるた
めの命令コードの１例を示す図である。１，１″，１″
，１″″″・・・・１個の制御用記憶素子を含む論理回
路のブロック、２・・・・・・制御用記憶素子、３・・
・・・・０Ｒゲート、４・・・・・・第１のＡＮＤゲー
ト、５・・・・・・第２のＡＮＤゲート、６・・・・・
・情報母線、７・・・・・・インバータ、８・・・・・
制御信号線、９，２５・・・・・・制御用記憶素子の出
力線、１０・・・・制御命令信号端子、１１，１「，１
１″，１「″″・・インバータ、１２，１２″，１２″
，１２″″″・・・・・・制御命令信号端子、１３，１
３″，１３″，１３″″″・・・・制御信号線、１５，
１５″，１５″，１５″″″・・１個の制御用記憶素子
を含む論理回路のブロック、１６，１６″，１６″，１
６″″″・・・・・第３のＡＮＤゲート、１７・・・・
・・第１のＡＮＤゲート、１８・・・・第２のＡＮＤゲ
ート、１９・・・・・・０Ｒゲート、２０・・・・・制
御用記憶素子、２１・・・・・インバータ、２２・・・
・・・情報母線、２３・ ・・制御命令信号端子、２４
，２４″，２４″，２４″″゛・・・・フィールド信号
端子、２５・・・・・制御信号線、２６，２６″，２６
″，２６″″″・・・・フィールド信号線。
、第２図は従来の情報書き換え装置の他の例を示す回路
図である。 第３図は本発明の情報書き換え装置の一実施例を示す回
路図であり、第４図は本発明の一実施例を動作させるた
めの命令コードの１例を示す図である。１，１″，１″
，１″″″・・・・１個の制御用記憶素子を含む論理回
路のブロック、２・・・・・・制御用記憶素子、３・・
・・・・０Ｒゲート、４・・・・・・第１のＡＮＤゲー
ト、５・・・・・・第２のＡＮＤゲート、６・・・・・
・情報母線、７・・・・・・インバータ、８・・・・・
制御信号線、９，２５・・・・・・制御用記憶素子の出
力線、１０・・・・制御命令信号端子、１１，１「，１
１″，１「″″・・インバータ、１２，１２″，１２″
，１２″″″・・・・・・制御命令信号端子、１３，１
３″，１３″，１３″″″・・・・制御信号線、１５，
１５″，１５″，１５″″″・・１個の制御用記憶素子
を含む論理回路のブロック、１６，１６″，１６″，１
６″″″・・・・・第３のＡＮＤゲート、１７・・・・
・・第１のＡＮＤゲート、１８・・・・第２のＡＮＤゲ
ート、１９・・・・・・０Ｒゲート、２０・・・・・制
御用記憶素子、２１・・・・・インバータ、２２・・・
・・・情報母線、２３・ ・・制御命令信号端子、２４
，２４″，２４″，２４″″゛・・・・フィールド信号
端子、２５・・・・・制御信号線、２６，２６″，２６
″，２６″″″・・・・フィールド信号線。
Claims (1)
- １ 情報を記憶する複数の記憶部と、これら複数の記憶
部の夫々に接続されて書き換え情報を与える情報母線と
、前記複数の記憶部の夫々に対応して接続され、前記書
き換え情報を対応する記憶部に与えるか否かを選択する
複数の第１のゲート部と、該複数の第１のゲート部の夫
々に対応して設けられた複数の第２のゲート部とを有し
、該第２のゲート部は制御命令を解読して得られる書き
換え指示信号を共通にうけるとともに、前記複数の第１
のゲート部に対応する如く命令コードの一部に設けられ
たフィールド部から得られる複数の選択信号を独立にう
け、これら書き換え指示信号と選択信号とによつて前記
複数の記憶部に対してそれらの内容を同時に書き換える
か、個別に書き換えるかを指示するように構成されてい
ることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12661377A JPS6047664B2 (ja) | 1977-10-20 | 1977-10-20 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12661377A JPS6047664B2 (ja) | 1977-10-20 | 1977-10-20 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5459839A JPS5459839A (en) | 1979-05-14 |
| JPS6047664B2 true JPS6047664B2 (ja) | 1985-10-23 |
Family
ID=14939526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12661377A Expired JPS6047664B2 (ja) | 1977-10-20 | 1977-10-20 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047664B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141087A (en) * | 1981-02-25 | 1982-09-01 | Fujitsu Ltd | Write system for storage device |
| JPS6352246A (ja) * | 1986-08-21 | 1988-03-05 | Ascii Corp | メモリ装置 |
| JPH03164849A (ja) * | 1989-11-22 | 1991-07-16 | Matsushita Electric Ind Co Ltd | マイクロプロセッサおよびマイクロプロセッサシステム |
-
1977
- 1977-10-20 JP JP12661377A patent/JPS6047664B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5459839A (en) | 1979-05-14 |
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