JPS6048075A - ダイナミツクメモリ表示回路 - Google Patents
ダイナミツクメモリ表示回路Info
- Publication number
- JPS6048075A JPS6048075A JP58154815A JP15481583A JPS6048075A JP S6048075 A JPS6048075 A JP S6048075A JP 58154815 A JP58154815 A JP 58154815A JP 15481583 A JP15481583 A JP 15481583A JP S6048075 A JPS6048075 A JP S6048075A
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- JP
- Japan
- Prior art keywords
- data
- dynamic memory
- display
- circuit
- memory
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- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はダイナミックメモリの一部あるいは全部を表示
用リフレッシュメモリとして使用して成るダイナミック
メモリ表示回路に係り、特にダイナミックメモリのりフ
レッシュ回路をディスプレイコントローラと共用化して
成るダイナミックメモリ表示回路に関する。
用リフレッシュメモリとして使用して成るダイナミック
メモリ表示回路に係り、特にダイナミックメモリのりフ
レッシュ回路をディスプレイコントローラと共用化して
成るダイナミックメモリ表示回路に関する。
〔発明の背景］
以下、ダイナミックメモリ回路において、リフレッシュ
メモリを共用した、ビデオＲＡＭ方式の表示回路の構成
を第１図に工り説明する。１はノ（スラインで、データ
バス、アドレスバス及びコントロールバスより成る。２
はダイナミックメモリ回路であって、このダイナミック
メモリの動作に必要なアドレス信号はアドレスマルチプ
レクサ３より、また制御タイミング信号はタイミング回
路４エリ入力する。そして、ダイナミックメモリ回路２
の出力はデータバッファ５及び６に出力する０７は基準
クロック発生回路で、ディスプレイコントロール回路（
以下、０ＲＴＯという。これは例えば株式会社日立製作
所製のＨＤ４６５０５Ｓである。）８、タイミング回路
４及びパラレル・シリアル変換回路９にそれぞれクロッ
ク信号を与えている。０ＲＴＯ８はパスライン１に接続
されたマイクロコンピュータ（−示せず）に工りプログ
ラムが可能で、これにより表示文字数、周期等がセット
できる。１０は表示用の水平及び垂直の同期信号である
。１１はキャラクタジェネレータで入力されたコードに
対応して文字フォントを出力し、その文字７オントをパ
ラレル・シリアル変換回路９に入力する。また、１２は
文字単位の色指定、ブリンキング、カーソル、マスキン
グなどのアトリビュート＠ｆｊヒを与え゛るアトリビュ
ート回路であり、パラレル・シリアル変換回路９の出力
のドツトデータと共に、混合回路１３に入力さハ、文字
のシリアルデータがビデオ出力端子１４に得られる。
メモリを共用した、ビデオＲＡＭ方式の表示回路の構成
を第１図に工り説明する。１はノ（スラインで、データ
バス、アドレスバス及びコントロールバスより成る。２
はダイナミックメモリ回路であって、このダイナミック
メモリの動作に必要なアドレス信号はアドレスマルチプ
レクサ３より、また制御タイミング信号はタイミング回
路４エリ入力する。そして、ダイナミックメモリ回路２
の出力はデータバッファ５及び６に出力する０７は基準
クロック発生回路で、ディスプレイコントロール回路（
以下、０ＲＴＯという。これは例えば株式会社日立製作
所製のＨＤ４６５０５Ｓである。）８、タイミング回路
４及びパラレル・シリアル変換回路９にそれぞれクロッ
ク信号を与えている。０ＲＴＯ８はパスライン１に接続
されたマイクロコンピュータ（−示せず）に工りプログ
ラムが可能で、これにより表示文字数、周期等がセット
できる。１０は表示用の水平及び垂直の同期信号である
。１１はキャラクタジェネレータで入力されたコードに
対応して文字フォントを出力し、その文字７オントをパ
ラレル・シリアル変換回路９に入力する。また、１２は
文字単位の色指定、ブリンキング、カーソル、マスキン
グなどのアトリビュート＠ｆｊヒを与え゛るアトリビュ
ート回路であり、パラレル・シリアル変換回路９の出力
のドツトデータと共に、混合回路１３に入力さハ、文字
のシリアルデータがビデオ出力端子１４に得られる。
ここで、ダイナミックメモリ回路２内のキャラクタな表
示する動作を説り」する。ＣＲＴＣ８が表示文字のアド
レス信号を出力し、アドレスマルチプレクサ３に入力す
る。アドレスマルチプレクサ６はタイミング回路４から
表示期間であるという信号をうけて、０ＲＴＯ８からの
データをダイナミックメモリ回路２に力え、その出力デ
ータを、文字データと、アトリビュートデータに分けて
データバッファ５．乙にとり込む。文字データからは、
キャラクタジェネレータ１１により対応する文字フォン
トが得られ、パラレルデータを表示クロックに従って１
ドツトづつシリアルに転送し、アトリビュート回路１２
からの出力と混合回路１３で混合さ凡て、カラー表示の
場合はＲ，Ｇ、Ｂ出力１４を得ることになる。
示する動作を説り」する。ＣＲＴＣ８が表示文字のアド
レス信号を出力し、アドレスマルチプレクサ３に入力す
る。アドレスマルチプレクサ６はタイミング回路４から
表示期間であるという信号をうけて、０ＲＴＯ８からの
データをダイナミックメモリ回路２に力え、その出力デ
ータを、文字データと、アトリビュートデータに分けて
データバッファ５．乙にとり込む。文字データからは、
キャラクタジェネレータ１１により対応する文字フォン
トが得られ、パラレルデータを表示クロックに従って１
ドツトづつシリアルに転送し、アトリビュート回路１２
からの出力と混合回路１３で混合さ凡て、カラー表示の
場合はＲ，Ｇ、Ｂ出力１４を得ることになる。
一方ダイナミックメモリ回路２をマイクロコンピュータ
のメモリとして使用する場合は、アドレスマルチプレク
サ乙の信号をパスライン側から与えるように切換えるこ
とにより、従来と同様のメモリとして使用できる。また
、ダイナミックメモリの場合、リフレッシュの問題があ
るが、これは０ＲＴＯ８により周期的に表示を行ない、
この信号ヲモってリフレッシュサイクルを実行する。
のメモリとして使用する場合は、アドレスマルチプレク
サ乙の信号をパスライン側から与えるように切換えるこ
とにより、従来と同様のメモリとして使用できる。また
、ダイナミックメモリの場合、リフレッシュの問題があ
るが、これは０ＲＴＯ８により周期的に表示を行ない、
この信号ヲモってリフレッシュサイクルを実行する。
ここで、ＣＲＴ ＜陰極線表示管）上にグライック表示
を行う場合について考える。従来は文字表示のためキャ
ラクタジェネレータ１１を使用していたが、任意の文字
あるいは記号、図などを描くためにはメモリ回路内にＣ
ＲＴ上に表示する状態と同様のパターンを持つ必要が出
てくる。即ち、ＣＲＴ上の１ドツトに対応して１ビツト
のデータが必要となる。さらに、カラー化した場合は、
ＲｌＧ、Ｂの３ビツトで１ドツトを表示することになり
、またアトリビュートを含めると４ビツトで１ドツトを
表示することになる。これは、従来のメモリのアクセス
に比べて、２倍のデータを必要としている。従来は文字
コードとアトリビュートであったのに対し、文字データ
５種とア） ＩＪビュートなるものである。これに対し
てはメモリのアクセス、スピードの速いものが必要とな
るが、これはコストマツプの原因となる。
を行う場合について考える。従来は文字表示のためキャ
ラクタジェネレータ１１を使用していたが、任意の文字
あるいは記号、図などを描くためにはメモリ回路内にＣ
ＲＴ上に表示する状態と同様のパターンを持つ必要が出
てくる。即ち、ＣＲＴ上の１ドツトに対応して１ビツト
のデータが必要となる。さらに、カラー化した場合は、
ＲｌＧ、Ｂの３ビツトで１ドツトを表示することになり
、またアトリビュートを含めると４ビツトで１ドツトを
表示することになる。これは、従来のメモリのアクセス
に比べて、２倍のデータを必要としている。従来は文字
コードとアトリビュートであったのに対し、文字データ
５種とア） ＩＪビュートなるものである。これに対し
てはメモリのアクセス、スピードの速いものが必要とな
るが、これはコストマツプの原因となる。
本発明の目的は、簡単な構成で、高速に、多くのデータ
をアクセスすることのできるダイナミックメモリ表示回
路を提供することにある。
をアクセスすることのできるダイナミックメモリ表示回
路を提供することにある。
上記の目的を達成するため、本発明はダイナミックメモ
リをデータメモリとディスプレイメモリとで共有し、さ
らにリフレッシュをディスプレイコントローラで行うこ
とによりリフレッシュ回路を不要とし、フルカラーグラ
フィック機能を持たせるために、Ｒ，Ｇ、Ｂ及びアトリ
ビュートメモリを並列にアクセスできるようなメモリ構
成としたことを特徴とする。
リをデータメモリとディスプレイメモリとで共有し、さ
らにリフレッシュをディスプレイコントローラで行うこ
とによりリフレッシュ回路を不要とし、フルカラーグラ
フィック機能を持たせるために、Ｒ，Ｇ、Ｂ及びアトリ
ビュートメモリを並列にアクセスできるようなメモリ構
成としたことを特徴とする。
以下、本発明の一実施例を第２図により説明する。なお
、この図において、従来と同一符号部分は従来と同一部
分を示す。ダイナミックメモリ回路２は６４にビットの
ダイナミックＲＡＭ （例えば株式会社日立製作所製の
ＨＭ４８６Ｊ）を３２個使用した２５６にバイトのメモ
リ領域で、この領域はすべてを表示用メモリとして使用
してもよい。アドレスマルチプレクサは４人力１出力の
マルチプレクサ（例えば株式会社日立製作所梨の７４Ｌ
Ｓ１５３）１５，１６，１７．１８を使用し、ＣＰＵの
アドレス信号とｐＲＴＯ８の表示アドレスを、Ａ、Ｂの
２つの入力で切換える。Ａ入力には、ダイナミックＲＡ
Ｍ２の入力のＲＡＳ入力信号イナミックＲＡＭのロウ・
アドレス・セレクト信号）を与え、この信号によりダイ
ナミックＲＡＭ２へのアドレスをロウとカラムの切換え
に用いろ。
、この図において、従来と同一符号部分は従来と同一部
分を示す。ダイナミックメモリ回路２は６４にビットの
ダイナミックＲＡＭ （例えば株式会社日立製作所製の
ＨＭ４８６Ｊ）を３２個使用した２５６にバイトのメモ
リ領域で、この領域はすべてを表示用メモリとして使用
してもよい。アドレスマルチプレクサは４人力１出力の
マルチプレクサ（例えば株式会社日立製作所梨の７４Ｌ
Ｓ１５３）１５，１６，１７．１８を使用し、ＣＰＵの
アドレス信号とｐＲＴＯ８の表示アドレスを、Ａ、Ｂの
２つの入力で切換える。Ａ入力には、ダイナミックＲＡ
Ｍ２の入力のＲＡＳ入力信号イナミックＲＡＭのロウ・
アドレス・セレクト信号）を与え、この信号によりダイ
ナミックＲＡＭ２へのアドレスをロウとカラムの切換え
に用いろ。
一方Ｂ入力は、表示用アドレスとＣＰＵのアクセスのア
ドレスを切換えるもので（ＣＰＵ／ＤＩＳＰ）Ａ入力信
号、Ｂ入力信号共タイミング回路Ａ（ｆ（て菖生ずる。
ドレスを切換えるもので（ＣＰＵ／ＤＩＳＰ）Ａ入力信
号、Ｂ入力信号共タイミング回路Ａ（ｆ（て菖生ずる。
表示用データは、ダイナミックＲＡＭ２よりデータラッ
チ１９．２０．２１．２２にラッチされる。このときの
ラッチのタイミングは、タイミング回路４からのＣＡＳ
−ＤＩＳＰ伯号の立上りエツジでラッチされる。データ
ラッチ１９．２０２１はＲ，Ｇ、Ｂのドツトデータがラ
ッチされ、それぞれパラレル・シリアル変換回路（例え
ば株式会社日立製作所製の７４Ｌ８＋ ６６）２５，２
４゜２５にパラレルに入力され、クロックに従ってシリ
アルデータとなって出力Ｑｈより１ビツト毎に出力され
る。一方、データラッチ２２のアトリピュートデ２夕は
パラレルデータのままアトリビュート回路１２に入力さ
れる。パラレル・シリアル変換回＄２３．２１．２５の
出力Ｑｈとアトリビュート回路１２の出力は混合回路１
３で混合、変拾されて、それぞれ対応するＲ、Ｇ、Ｂ出
力となる。
チ１９．２０．２１．２２にラッチされる。このときの
ラッチのタイミングは、タイミング回路４からのＣＡＳ
−ＤＩＳＰ伯号の立上りエツジでラッチされる。データ
ラッチ１９．２０２１はＲ，Ｇ、Ｂのドツトデータがラ
ッチされ、それぞれパラレル・シリアル変換回路（例え
ば株式会社日立製作所製の７４Ｌ８＋ ６６）２５，２
４゜２５にパラレルに入力され、クロックに従ってシリ
アルデータとなって出力Ｑｈより１ビツト毎に出力され
る。一方、データラッチ２２のアトリピュートデ２夕は
パラレルデータのままアトリビュート回路１２に入力さ
れる。パラレル・シリアル変換回＄２３．２１．２５の
出力Ｑｈとアトリビュート回路１２の出力は混合回路１
３で混合、変拾されて、それぞれ対応するＲ、Ｇ、Ｂ出
力となる。
一方ＣＰＵがＤＲＡＭ２をアクセスする場合は、データ
ラッチ２６，２７，２８．２９を使用する。
ラッチ２６，２７，２８．２９を使用する。
データなＣＰＵからダイナミックＲＡＭ２に書込む場合
は、データフィンＤＡＴＡＯ，ＤＡＴＡＩにデータを送
り、アドレスＡＤＤＲ及びチップセレクトＣ８Ｏ〜Ｃ８
５のうちのどれが１つ、及び■込み信号ＷＥを与えて書
込みを行う。また、読出しの場合はアドレスＡＤＤＲ、
チップセレクト０８０−Ｏ８３のうちのどれか１つを与
えることによりタイぐング回路４の０ＡＳ−Ｃ！ＰＵ信
号の立上りエツジでデータをデータラッチ２６，２７゜
２８．２９の中にラッチする。
は、データフィンＤＡＴＡＯ，ＤＡＴＡＩにデータを送
り、アドレスＡＤＤＲ及びチップセレクトＣ８Ｏ〜Ｃ８
５のうちのどれが１つ、及び■込み信号ＷＥを与えて書
込みを行う。また、読出しの場合はアドレスＡＤＤＲ、
チップセレクト０８０−Ｏ８３のうちのどれか１つを与
えることによりタイぐング回路４の０ＡＳ−Ｃ！ＰＵ信
号の立上りエツジでデータをデータラッチ２６，２７゜
２８．２９の中にラッチする。
ＣＰＵはデータバスＤＡＴＡＯ，ＤＡＴＡＩを通じてデ
ータを読出す。また、ゲート６０は表示アドレス用のＣ
Ａｓ信号とＣＰＵアクセス用のＣＡｓ信号のＡＮＤをと
り、ＯＡ８制御回路（例えば株式会社日立製作所製の７
４ＬＳ１５８）３１に入力する。このＯＡＳ制御回路で
はＣＰＵからのアクセスか表示用のアドレスかにより、
またＣＰＵアクセスの場合どのチップがセレクトされて
いるか、表示の場合は表示期間中である力・等の条件に
より、必要なＣＡｓ信号をそれぞれ対応するダイナミッ
クＲＡＭ２に与えるものである。また、ここでデータラ
インＤＡＴＡＯとデータラインＤＡＴＡＩは、それぞれ
データのアドレスの偶数と奇数の番地に対応するデータ
を示している。この場合データラインＤＡＴＡＯとデー
タラインＤＡＴＡＩとがデータバス上で分離しているの
でデータバスは１６ビツトとなるが、これをまとめて８
ビツトデータバスとしてもよい。
ータを読出す。また、ゲート６０は表示アドレス用のＣ
Ａｓ信号とＣＰＵアクセス用のＣＡｓ信号のＡＮＤをと
り、ＯＡ８制御回路（例えば株式会社日立製作所製の７
４ＬＳ１５８）３１に入力する。このＯＡＳ制御回路で
はＣＰＵからのアクセスか表示用のアドレスかにより、
またＣＰＵアクセスの場合どのチップがセレクトされて
いるか、表示の場合は表示期間中である力・等の条件に
より、必要なＣＡｓ信号をそれぞれ対応するダイナミッ
クＲＡＭ２に与えるものである。また、ここでデータラ
インＤＡＴＡＯとデータラインＤＡＴＡＩは、それぞれ
データのアドレスの偶数と奇数の番地に対応するデータ
を示している。この場合データラインＤＡＴＡＯとデー
タラインＤＡＴＡＩとがデータバス上で分離しているの
でデータバスは１６ビツトとなるが、これをまとめて８
ビツトデータバスとしてもよい。
一方、ダイナミックＲＡＭ２内ではダイナミックＲＡＭ
のブロックを偶数と奇数に分けることにより、１回の０
ＲＴＯＢ側からのアクセスにより４つのＲＡＭブロック
が一度にアクセスできる。
のブロックを偶数と奇数に分けることにより、１回の０
ＲＴＯＢ側からのアクセスにより４つのＲＡＭブロック
が一度にアクセスできる。
この４つのブロックをそれぞれＲ（赤）メモリ、Ｇ （
緑ンメモリ、Ｂ （青ンメモリ及びアトリビュートメモ
リに割当てることにより表示画面上の８ビツトデータを
１回のアクセスで表示させるためメモリのアクセス速度
の速いものを特に使用する必要はない。例えば、ドツト
クロックを２０ＭＨｚ（１ドツト当り５０ｎｅ）とする
と、２０ＭＨｚ÷８ドツトー２．５ＭＨｚ／バイトとな
る。２．５ＭＨ２は４００ｎθであるのでサイクルタイ
ム４００ｎθ以下のメモリを使用すれば工い０従来方式
では画面上の８ビツトゾーンをアクセスするのに２倍の
２００ｎｓ以下のメモリを必要としていたのに対して４
００ｎθ以下のメモリですむことはメモリのコストが安
くてすむことになる。また、２回に分けてアクセスし、
そのデータをラッチして同期をとって出力するには複雑
な回路を必要とすることになるが、これに対し本方式は
容易でしかもコストを上げずに機能向上がはかれるもの
である。
緑ンメモリ、Ｂ （青ンメモリ及びアトリビュートメモ
リに割当てることにより表示画面上の８ビツトデータを
１回のアクセスで表示させるためメモリのアクセス速度
の速いものを特に使用する必要はない。例えば、ドツト
クロックを２０ＭＨｚ（１ドツト当り５０ｎｅ）とする
と、２０ＭＨｚ÷８ドツトー２．５ＭＨｚ／バイトとな
る。２．５ＭＨ２は４００ｎθであるのでサイクルタイ
ム４００ｎθ以下のメモリを使用すれば工い０従来方式
では画面上の８ビツトゾーンをアクセスするのに２倍の
２００ｎｓ以下のメモリを必要としていたのに対して４
００ｎθ以下のメモリですむことはメモリのコストが安
くてすむことになる。また、２回に分けてアクセスし、
そのデータをラッチして同期をとって出力するには複雑
な回路を必要とすることになるが、これに対し本方式は
容易でしかもコストを上げずに機能向上がはかれるもの
である。
以上の説明から明らかなように、本発明によれば簡単な
構成で、高速に、多くのデータをアクセスすることので
きるダイナミックメモリ表示回路を得ることができる。
構成で、高速に、多くのデータをアクセスすることので
きるダイナミックメモリ表示回路を得ることができる。
第１図は従来のダイナミックメモリによる表示回路のブ
ロック図、第２図は本発明の一実施例を示すブロック図
である。 １・・・パスライン、２・・・ダイナミツ久メモリ、ろ
・・・アドレスマルチブレフサ、４・・・タイミング回
路、５、 ６． １９． ２０． ２１． ２２． ２
６． ２７゜２８．２９・・・データラッチ、７・・・
基準クロック発生回路、８・・・０ＲＴＯ，９，２３，
２Ａ、２５・・・パラレル・シリアル変換回路、１１・
・・キャラクタジェネレータ、１２・・・アトリビュー
ト回路、−１５・・・混合回路、１４・・・出力 代理人 弁理士 高 橋 明 夫 凍 （図
ロック図、第２図は本発明の一実施例を示すブロック図
である。 １・・・パスライン、２・・・ダイナミツ久メモリ、ろ
・・・アドレスマルチブレフサ、４・・・タイミング回
路、５、 ６． １９． ２０． ２１． ２２． ２
６． ２７゜２８．２９・・・データラッチ、７・・・
基準クロック発生回路、８・・・０ＲＴＯ，９，２３，
２Ａ、２５・・・パラレル・シリアル変換回路、１１・
・・キャラクタジェネレータ、１２・・・アトリビュー
ト回路、−１５・・・混合回路、１４・・・出力 代理人 弁理士 高 橋 明 夫 凍 （図
Claims (1)
- ダイナミックメモリ素子と、このダイナミックメモリ素
子へタイミング信号を供給するタイミング信号発生回路
と、入力された複数組のアドレス信号を選択的に前記ダ
イナミックメモリ素子に供給するアドレスマルチプレク
サと、前記ダイナミックメモリ素子から読み出されたデ
ータを一時記憶して出力する出力データバッファと、当
該読み出されたデータを表示部に表示するディスプレイ
コントローラとを備え、前記ダイナミックメモリ素子の
少なくとも一部を表示用リフレッシュメモリとして使用
するため、表示アドレス信号を前記アドレスマルチプレ
クサを介して前記ダイナミックメモリ素子に供給するよ
うにしたものにおいて前記ダイナミックメモリ素子を偶
数アドレスと奇数アドレスに分離して設けたことを特徴
とするダイナミックメモリ表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58154815A JPS6048075A (ja) | 1983-08-26 | 1983-08-26 | ダイナミツクメモリ表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58154815A JPS6048075A (ja) | 1983-08-26 | 1983-08-26 | ダイナミツクメモリ表示回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6048075A true JPS6048075A (ja) | 1985-03-15 |
Family
ID=15592478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58154815A Pending JPS6048075A (ja) | 1983-08-26 | 1983-08-26 | ダイナミツクメモリ表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048075A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5329033A (en) * | 1976-08-31 | 1978-03-17 | Victor Co Of Japan Ltd | Display unit |
| JPS576886A (en) * | 1980-06-16 | 1982-01-13 | Nippon Electric Co | Intensity signal memory circuit for cathode ray tube display unit |
| JPS57165892A (en) * | 1981-04-06 | 1982-10-13 | Nippon Electric Co | Color graphic control system |
| JPS5862685A (ja) * | 1981-10-09 | 1983-04-14 | 株式会社日立メデイコ | 画像メモリ装置 |
-
1983
- 1983-08-26 JP JP58154815A patent/JPS6048075A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5329033A (en) * | 1976-08-31 | 1978-03-17 | Victor Co Of Japan Ltd | Display unit |
| JPS576886A (en) * | 1980-06-16 | 1982-01-13 | Nippon Electric Co | Intensity signal memory circuit for cathode ray tube display unit |
| JPS57165892A (en) * | 1981-04-06 | 1982-10-13 | Nippon Electric Co | Color graphic control system |
| JPS5862685A (ja) * | 1981-10-09 | 1983-04-14 | 株式会社日立メデイコ | 画像メモリ装置 |
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