JPS6048105B2 - 多層配線型半導体装置の製造方法 - Google Patents
多層配線型半導体装置の製造方法Info
- Publication number
- JPS6048105B2 JPS6048105B2 JP7299678A JP7299678A JPS6048105B2 JP S6048105 B2 JPS6048105 B2 JP S6048105B2 JP 7299678 A JP7299678 A JP 7299678A JP 7299678 A JP7299678 A JP 7299678A JP S6048105 B2 JPS6048105 B2 JP S6048105B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- wiring
- metal silicide
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Weting (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特に金属ケイ化物配
線を有する多層配線型半導体装置の製造方法に関するも
のである。
線を有する多層配線型半導体装置の製造方法に関するも
のである。
半導体装置を構成する配線回路の集積度を上げること
により、装置の微小化及び応答速度の高速化を計れる。
により、装置の微小化及び応答速度の高速化を計れる。
例えば、半導体基板に直接に接する第一の配線層に多結
晶シリコン膜を用い、該面に金属膜を付着させ、所定の
熱処理を経て金属ケイ化物に変換して後、層間絶縁膜を
介して第二層目金属膜配線、あるいは更に第三層目金属
膜配線を施して多層配線型半導体装置を形成して高密度
集積回路配線を果している。即ち、多結晶シリコン膜を
選択的陽極酸化法て形成すると、第一層目配線は平たん
になり、多層配線の微細寸法化が達成される。しカルな
がら、通常、該配線部のシリコン膜上に金属膜を付着さ
せ、所定の熱処理を経て金属ケイ化物層にして電気抵抗
値を小さくして、回路配線の機能を果すように施した時
、該配線のシリコン膜面と配線間の絶縁膜面が平たんで
あるため、付着させた金属膜を熱処理によりケイ化物層
にさせた時の該シリコン膜領域への両者の相互拡散が段
部等で抑制されないため、該配線端部で金属成分の多い
ケイ化物層ができ、次工程の選択的腐食除去処理におい
て、過剰に腐食除去されて、設計値以上の電気抵抗を有
する配線層になり、高集積半導体装置の回路動作不良を
生することになる。 本発明の目的は、上記の欠点を除
去し、電気的導電特性の安定化した金属ケイ化物配線層
を有する半導体装置の製造方法を提供することにある。
晶シリコン膜を用い、該面に金属膜を付着させ、所定の
熱処理を経て金属ケイ化物に変換して後、層間絶縁膜を
介して第二層目金属膜配線、あるいは更に第三層目金属
膜配線を施して多層配線型半導体装置を形成して高密度
集積回路配線を果している。即ち、多結晶シリコン膜を
選択的陽極酸化法て形成すると、第一層目配線は平たん
になり、多層配線の微細寸法化が達成される。しカルな
がら、通常、該配線部のシリコン膜上に金属膜を付着さ
せ、所定の熱処理を経て金属ケイ化物層にして電気抵抗
値を小さくして、回路配線の機能を果すように施した時
、該配線のシリコン膜面と配線間の絶縁膜面が平たんで
あるため、付着させた金属膜を熱処理によりケイ化物層
にさせた時の該シリコン膜領域への両者の相互拡散が段
部等で抑制されないため、該配線端部で金属成分の多い
ケイ化物層ができ、次工程の選択的腐食除去処理におい
て、過剰に腐食除去されて、設計値以上の電気抵抗を有
する配線層になり、高集積半導体装置の回路動作不良を
生することになる。 本発明の目的は、上記の欠点を除
去し、電気的導電特性の安定化した金属ケイ化物配線層
を有する半導体装置の製造方法を提供することにある。
本発明は不純物拡散領域を設けた半導体基板に・多結
晶シリコン膜を被着する工程と、該多結晶シリコン膜を
絶縁膜をマスクした陽極酸化法により選択的にシリコン
酸化膜に変換する工程と、ホトレジスト膜をマスクにし
て前記絶縁膜の所定領域を除去して前記多結晶シリコン
膜を露出せしめる・工程と、前記ホトレジスト膜を残し
たまま全面に金属ケイ化物膜を被着する工程と、前記ホ
トレジスト膜上の金属ケイ化物膜のみを該ホトレジスト
膜とともに剥離除去する工程と、前記多結晶シリコン膜
上の金属ケイ化物膜中の金属元素を該多給晶シリコン膜
内に低温拡散して金属ケイ化物に変換すると同時に表面
がほぼ平たんな第一層目配線を形成する工程を含む多層
配線型半導体装置の製造方法である。本発明によれば、
多結晶シリコン膜と反応する金属膜を予め該配線パター
ン部にのみ残して熱処理させることを特徴とするため、
従来のような配線端部での相互拡散が行われない。
晶シリコン膜を被着する工程と、該多結晶シリコン膜を
絶縁膜をマスクした陽極酸化法により選択的にシリコン
酸化膜に変換する工程と、ホトレジスト膜をマスクにし
て前記絶縁膜の所定領域を除去して前記多結晶シリコン
膜を露出せしめる・工程と、前記ホトレジスト膜を残し
たまま全面に金属ケイ化物膜を被着する工程と、前記ホ
トレジスト膜上の金属ケイ化物膜のみを該ホトレジスト
膜とともに剥離除去する工程と、前記多結晶シリコン膜
上の金属ケイ化物膜中の金属元素を該多給晶シリコン膜
内に低温拡散して金属ケイ化物に変換すると同時に表面
がほぼ平たんな第一層目配線を形成する工程を含む多層
配線型半導体装置の製造方法である。本発明によれば、
多結晶シリコン膜と反応する金属膜を予め該配線パター
ン部にのみ残して熱処理させることを特徴とするため、
従来のような配線端部での相互拡散が行われない。
したがつて設計寸法の金属ケイ化物層を有する多結晶シ
リコン膜配線を形成することができ、金属成分の多いケ
イ化物層ができないので、過剰に腐食除去されることな
く、微小配線加工がきわめて容易になる。次に本発明に
ついて図面を参照して説明する。尚、説明の都合上、半
導体装置内の一つの配線接続領域を用いて示した。第１
図〜第７図は本発明の一実施例の多層配線型半導体装置
の製造方法を示した断面図である。
リコン膜配線を形成することができ、金属成分の多いケ
イ化物層ができないので、過剰に腐食除去されることな
く、微小配線加工がきわめて容易になる。次に本発明に
ついて図面を参照して説明する。尚、説明の都合上、半
導体装置内の一つの配線接続領域を用いて示した。第１
図〜第７図は本発明の一実施例の多層配線型半導体装置
の製造方法を示した断面図である。
まずシリコン基板１の主面にＳｉＯ２膜もしくはＳｉ３
Ｎ４膜又はそれらの組合せ絶縁膜２を被覆し、その開孔
部に不純物拡散をして拡散素子領域３を設ける。次いで
該拡散素子領域３に接して第１層配線用の多結晶シリコ
ン膜４をスパッタリング又は気相成長法等で設け、所定
領域にスパッタリング法でＳｉＯ２膜５又はＳｉ３Ｎ４
膜等の絶縁膜を設ける（第１図）。次にＳｉＯ２膜５を
マスクにして他領域の多結晶シリコン膜を陽極酸化して
ＳｉＯ２膜６に変換させる（第２図）。
Ｎ４膜又はそれらの組合せ絶縁膜２を被覆し、その開孔
部に不純物拡散をして拡散素子領域３を設ける。次いで
該拡散素子領域３に接して第１層配線用の多結晶シリコ
ン膜４をスパッタリング又は気相成長法等で設け、所定
領域にスパッタリング法でＳｉＯ２膜５又はＳｉ３Ｎ４
膜等の絶縁膜を設ける（第１図）。次にＳｉＯ２膜５を
マスクにして他領域の多結晶シリコン膜を陽極酸化して
ＳｉＯ２膜６に変換させる（第２図）。
続いて、所定の配線部を除いた配線間にホトレジスト膜
７を設け、該ホトレジスト膜をマスクに．して前記Ｓｉ
Ｏ２膜５を腐食除去する。
７を設け、該ホトレジスト膜をマスクに．して前記Ｓｉ
Ｏ２膜５を腐食除去する。
例えば、希弗酸溶液を用いると、スパッタＳｉＯ２膜５
は下地多結晶シリコン膜４に対し選択的に腐食除去され
る（第３図）。尚、上記選択腐食はフレオンガスにより
ガスプラズマエッチング法を用いてもでき．る。更にこ
のホトレジスト膜７が付着した状態の該主面全領域に金
属ケイ化物、例えば白金ケイ化物（Ｐｔ−Ｓｉ）８ａを
スパッタリング又は蒸着法で付着させる。
は下地多結晶シリコン膜４に対し選択的に腐食除去され
る（第３図）。尚、上記選択腐食はフレオンガスにより
ガスプラズマエッチング法を用いてもでき．る。更にこ
のホトレジスト膜７が付着した状態の該主面全領域に金
属ケイ化物、例えば白金ケイ化物（Ｐｔ−Ｓｉ）８ａを
スパッタリング又は蒸着法で付着させる。
ここで例えば、ホトレジスト膜の厚さ・を１〜３μｍｌ
こ設定し、白金ケイ化物膜を０．５〜３．０μｍｌこ設
定すると、該ホトレジスト膜の段差が大きいために白金
ケイ化物膜８ａは該ホトレジスト膜パターンの端部で段
切れを生じる（第４図）。前記状態の主面に対して、該
ホトレジスト膜７と上部の白金ケイ化物膜８ａを機械的
に剥離（リフト・オフ）して、多結晶シリコン膜上にの
み該白金ケイ化物膜を残し、３００〜４００℃低温処理
で合金化させ、多結晶シリコン膜４を白金ケイ化物膜８
ｂに変換させ、主面第１層目配線とし、該配線の表面が
配線間のＳｉＯ２膜５，６の表面とほぼ同一平面になる
ようにする。
こ設定し、白金ケイ化物膜を０．５〜３．０μｍｌこ設
定すると、該ホトレジスト膜の段差が大きいために白金
ケイ化物膜８ａは該ホトレジスト膜パターンの端部で段
切れを生じる（第４図）。前記状態の主面に対して、該
ホトレジスト膜７と上部の白金ケイ化物膜８ａを機械的
に剥離（リフト・オフ）して、多結晶シリコン膜上にの
み該白金ケイ化物膜を残し、３００〜４００℃低温処理
で合金化させ、多結晶シリコン膜４を白金ケイ化物膜８
ｂに変換させ、主面第１層目配線とし、該配線の表面が
配線間のＳｉＯ２膜５，６の表面とほぼ同一平面になる
ようにする。
この同一平面状態の維１持は、前記ＳｉＯ２膜５のマス
クパターン膜厚さと白金ケイ化物膜８ａの厚さを同一に
設定すれば容易に達成できるものである（第５図）。次
に該平たんな主面に対して気相成長法等でＳｉＯ２膜又
はＳｉ３Ｎ４膜の中間絶縁膜９を設け、所定・領域を開
孔してスルーホール部１０を設ける（第６図）。
クパターン膜厚さと白金ケイ化物膜８ａの厚さを同一に
設定すれば容易に達成できるものである（第５図）。次
に該平たんな主面に対して気相成長法等でＳｉＯ２膜又
はＳｉ３Ｎ４膜の中間絶縁膜９を設け、所定・領域を開
孔してスルーホール部１０を設ける（第６図）。
続いてＡ１膜１１を蒸着法等で付着させ、所定配線間を
陽極化法でＡｌ。
陽極化法でＡｌ。
Ｏ３膜１２に変換して配線間絶縁し、第２層目配線を形
成する。この場合・Ｎ膜は化学的腐食法でパターン形成
しても良いが、更に該Ａ１膜に接して第３層目配線を施
す場合には、該二層目の主面が陽極酸化法による平たん
な状態の方が良い（第７図）。上記実施例によると、多
結晶シリコン膜を電気抵抗の小さい層に変換させる手段
として金属ケイ化物膜を合金状態で付着させ、機械的剥
離法をもつて先に配線パターン化しておき、しかる後、
熱処理するため、従来のように配線外部に不要の金属ケ
イ化物が残存したり、または前記の過剰腐食が生じたり
することなく、所望領域のみ微小配線回路を容易に形成
できる。
成する。この場合・Ｎ膜は化学的腐食法でパターン形成
しても良いが、更に該Ａ１膜に接して第３層目配線を施
す場合には、該二層目の主面が陽極酸化法による平たん
な状態の方が良い（第７図）。上記実施例によると、多
結晶シリコン膜を電気抵抗の小さい層に変換させる手段
として金属ケイ化物膜を合金状態で付着させ、機械的剥
離法をもつて先に配線パターン化しておき、しかる後、
熱処理するため、従来のように配線外部に不要の金属ケ
イ化物が残存したり、または前記の過剰腐食が生じたり
することなく、所望領域のみ微小配線回路を容易に形成
できる。
又、３００〜４００′Ｃ低温処理のため金属ケイ化物の
酸化による電気抵抗値が増大する従来の欠点を防止でき
、品質の向上した半導体装置を作り得ることになる。又
、金属ケイ化物を蒸着等て設ける時、例えは白金ケイ化
物の場合Ｐｔ．ｌ５Ｓｉの組成比はＰｔ≧Ｓｉ（Ａｔｍ
％）にすると本発明の効果が一層向上する。本発明に用
いられる金属ケイ化物の金属元素は、上記Ｐｔに限られ
ることなく、Ｐｄ，．Ｃｒ，．Ｗ，．ＭＯ，．Ｎｉ等の
金属元素を用いても良い。
酸化による電気抵抗値が増大する従来の欠点を防止でき
、品質の向上した半導体装置を作り得ることになる。又
、金属ケイ化物を蒸着等て設ける時、例えは白金ケイ化
物の場合Ｐｔ．ｌ５Ｓｉの組成比はＰｔ≧Ｓｉ（Ａｔｍ
％）にすると本発明の効果が一層向上する。本発明に用
いられる金属ケイ化物の金属元素は、上記Ｐｔに限られ
ることなく、Ｐｄ，．Ｃｒ，．Ｗ，．ＭＯ，．Ｎｉ等の
金属元素を用いても良い。
第１図〜第７図は本発明の一実施例の多層配線型半導体
装置の製造方法を示す断面図である。 １・・・・・シリコン基板、２・・・・・・ＳｉＯ２膜
、３・・・不純物拡散素子領域、４・・・・・・多結晶
シリコン膜、５・・・・・・ＳｉＯ２膜マスク、６・・
・・・・陽極酸化したＳｉＯ２膜、７・・・・・・ホト
レジスト膜、８ａ．，８ｂ・・・・・・金属ケイ化物膜
、９・・・・・中間ＳｊＯ２膜、１０・・・・・・スル
ー・ホール部、１１・・・・・・Ａ１膜、１２・・・・
・Ａｌ２Ｏ３膜。
装置の製造方法を示す断面図である。 １・・・・・シリコン基板、２・・・・・・ＳｉＯ２膜
、３・・・不純物拡散素子領域、４・・・・・・多結晶
シリコン膜、５・・・・・・ＳｉＯ２膜マスク、６・・
・・・・陽極酸化したＳｉＯ２膜、７・・・・・・ホト
レジスト膜、８ａ．，８ｂ・・・・・・金属ケイ化物膜
、９・・・・・中間ＳｊＯ２膜、１０・・・・・・スル
ー・ホール部、１１・・・・・・Ａ１膜、１２・・・・
・Ａｌ２Ｏ３膜。
Claims (1)
- １ 不純物拡散領域を設けた半導体基板に多結晶シリコ
ン膜を被着する工程と、該多結晶シリコン膜を絶縁膜を
マスクにした陽極酸化法により選択的にシリコン酸化膜
に変換する工程と、ホトレジスト膜をマスクにして前記
絶縁膜の所定領域を除去して前記多結晶シリコン膜を露
出せしめる工程と、前記ホトレジスト膜を残したまま全
面に金属ケイ化物膜を被着する工程と、前記ホトレジス
ト膜上の金属ケイ化物膜のみを該ホトレジストとともに
剥離除去する工程と、前記多結晶シリコン膜上の金属ケ
イ化物膜中の金属元素を該多結晶シリコン膜内に低温拡
散して金属ケイ化物に変換すると同時に表面がほぼ平た
んな第一層目配線を形成する工程を含む多層配線型半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7299678A JPS6048105B2 (ja) | 1978-06-15 | 1978-06-15 | 多層配線型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7299678A JPS6048105B2 (ja) | 1978-06-15 | 1978-06-15 | 多層配線型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54163690A JPS54163690A (en) | 1979-12-26 |
| JPS6048105B2 true JPS6048105B2 (ja) | 1985-10-25 |
Family
ID=13505528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7299678A Expired JPS6048105B2 (ja) | 1978-06-15 | 1978-06-15 | 多層配線型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048105B2 (ja) |
-
1978
- 1978-06-15 JP JP7299678A patent/JPS6048105B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54163690A (en) | 1979-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4440804A (en) | Lift-off process for fabricating self-aligned contacts | |
| US4276557A (en) | Integrated semiconductor circuit structure and method for making it | |
| US4332839A (en) | Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide | |
| JPS6173370A (ja) | 半導体装置及びその製造方法 | |
| JPH08306694A (ja) | 半導体の配線構造およびその製造方法 | |
| JPS61142739A (ja) | 半導体装置の製造方法 | |
| JPS6190445A (ja) | 半導体装置 | |
| USRE32207E (en) | Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide | |
| JPS62113421A (ja) | 半導体装置の製造方法 | |
| JPS6048105B2 (ja) | 多層配線型半導体装置の製造方法 | |
| JP2874216B2 (ja) | 半導体装置およびその製造方法 | |
| JPS633436A (ja) | 半導体装置の製造方法 | |
| JPS62163341A (ja) | 高融点金属膜のパタ−ンニング法 | |
| JPH01230269A (ja) | 半導体集積回路装置 | |
| JP2950620B2 (ja) | 半導体装置 | |
| JP2778606B2 (ja) | 容量素子の製造方法 | |
| JPH01268150A (ja) | 半導体装置 | |
| JPS58200530A (ja) | 半導体装置の製造方法 | |
| JPS6125217B2 (ja) | ||
| JPH01291450A (ja) | 半導体装置 | |
| JPH0319219A (ja) | 半導体集積回路の製造方法 | |
| JPH02177346A (ja) | アルミナ絶縁膜 | |
| JPS6216521A (ja) | 半導体装置の製造方法 | |
| JPH06232277A (ja) | 半導体装置の製造方法 | |
| JPH05114658A (ja) | 半導体装置の製造方法 |