JPS6049652A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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Publication number
JPS6049652A
JPS6049652A JP58157492A JP15749283A JPS6049652A JP S6049652 A JPS6049652 A JP S6049652A JP 58157492 A JP58157492 A JP 58157492A JP 15749283 A JP15749283 A JP 15749283A JP S6049652 A JPS6049652 A JP S6049652A
Authority
JP
Japan
Prior art keywords
layer
solder bump
bump
solder
mounted substrate
Prior art date
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Pending
Application number
JP58157492A
Other languages
English (en)
Inventor
Minoru Yokozawa
横澤　実
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
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Publication date
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Publication of JPS6049652A publication Critical patent/JPS6049652A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251—Materials

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ポンディングパッド部にＳ　ｎ　−Ｐ　ｂ半田バンプを
形成するに当り、基底付近から表面近傍のＳｎ／ｐｂ組
成比と表面Ｓ　ｎ　／　Ｐ　ｂ組成比とが異なった構造
を有することを特”徴とする。
従来、電解メッキ法によりＳ　ｎ−Ｐ　ｂ半田バンプを
形成するに際し、メッキ液−例えばアルカノールスルホ
ン酸ハンダメッキ液−中のＳ　ｎ　／　Ｐ　ｂ組成比、
４価Ｓｎイオンの存在等によりＳ　ｎ　／　Ｐ　ｂ＝１
／９等といった所望の組成比のメッキ層を安定して得る
ことは難かしかった。その結果バンブ表面のＳｎ組成が
３％以下になった場合、バンプに接着される実装基板の
相手配線金属（Ｏｕ等）との接着力の著しい低下を来し
、ボンディング強度不良といった不具合点を起していた
。
本発明では、かかる不具合点を除くべく、第１図に示す
様ンｗ第１層半田バンブの上に、Ｓｎ組成の高い（２０
〜１００％）、ｂ第２層半田バンブを形成している。以
下、実施例にもとづき詳細な説明を行なう。
まづ、既存の方法により形成されたへ２バッド開口部に
、スパッタ法を用いてＯｒ／　Ａ　ｕ　ｍ（０１５μ毒
）を形成し、次に同じくフォトエッチ法・メッキ法によ
り半田バンプの芯となるＮｉ層（１５μｍ）を上記Ｃｊ
　ｒ　／　Ａ　ｕ層の付いたＡ２パッド開口部に選択的
に形成させる。その上に、Ｓ　ｎ　／　Ｐ　ｂ　＝　１
　／　９アルカノールスルホン酸メツキ液を用いて、４
０μｍのα、第１層半田バンブ層を形成する。この時、
形成層のＳ　ｎ　／　Ｐ　ｂ比は厳密に管理される必要
はない。つぎに、Ｓｎ／ｐ　ｂ　＝　ｓ　／　２アルカ
ノールスルホン酸メツキ液を用いて５μ宿のす、第２層
半田バンプ層を形成する。この後、既存の方法にてレジ
ストを？？６Ｌ、・形成された半田バンプをマスクとし
てＯｒ　／　Ａ　ｕ層を物理エツチングして、「半田バ
ンプ」の形成は終了する。
この様にして形成された半田バンプは、実装基板にボン
ディングされる際、実装基板配線金属との接着強度は増
大し、接着ハガレ等の不良はなくなる。第２図に半田バ
ンブ表面Ｓｎ濃度と接着強度の実験値を示す。表面Ｓｎ
濃度が３％以上になると著しく接着強度は増大する。
【図面の簡単な説明】
第１図は、本発明による半田バンプの断面を表わす図。 第２図は、本発明による半田バンプの表面Ｓｎ濃度と接
着強度との関係を表わす図。 σ・・・第１層Ｓ　ｎ−Ｐ　ｂ半１１ ｂ・・・第２層Ｓ　ｎ　−Ｐ　ｂ半田 Ｃ・・・Ｎｉ層 ｄ・・・Ｃｊ　ｒ　−Ａ　ｕ層 ｅ・・・ＡＩ！、層 ｆ・・・オーバーコート層 ７・・・半導体基板 以　上 出願人　株式会社諏訪精工舎 代理人　弁理士　最上　務

Claims (1)

  1. 【特許請求の範囲】 １）、５ｎ−Ｐｂ半田バンブを有する半導体素子におい
    て、該半田バンプのＳ　ｎ／Ｐ　ｂ組成をバンプ厚さ方
    向に連続あるいは不連続に変化させる事を特徴とする半
    導体素子の製造方法。 ２）　半田バンプ表面のＳｎ濃度を３％以上にする事を
    特徴とする特許請求の範囲第１項記載の半導体素子の製
    造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
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