JPS6051200B2 - 紫外線消去型不揮発性半導体メモリ - Google Patents
紫外線消去型不揮発性半導体メモリInfo
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- JPS6051200B2 JPS6051200B2 JP55170526A JP17052680A JPS6051200B2 JP S6051200 B2 JPS6051200 B2 JP S6051200B2 JP 55170526 A JP55170526 A JP 55170526A JP 17052680 A JP17052680 A JP 17052680A JP S6051200 B2 JPS6051200 B2 JP S6051200B2
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- spare
- row
- cell area
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は紫外線消去型不揮発性半導体メモリに関する
。
。
一般に、ＰＲＯＭ（プログラマブルリードオンリメモ
リ）のうち、ユーザ側で紫外線による消去および電気的
再書き込み可能なＥＰＲＯＭ（ィレーサブルＰＲＯＭ）
は、その便利さによりマイクロコンピュータ等のメモリ
として最近非常によく利用されている。
リ）のうち、ユーザ側で紫外線による消去および電気的
再書き込み可能なＥＰＲＯＭ（ィレーサブルＰＲＯＭ）
は、その便利さによりマイクロコンピュータ等のメモリ
として最近非常によく利用されている。
第１図は、このようなＥＰＲＯＭの従来例の一部を示す
ものであり、１０〜１ｎはそれぞれ絶縁ゲート型電界効
果トランジスタ（例えばＭＯＳ−ＦＥＴ）を用いてなる
行デコーダ、乙〜頷は同じくＭＯＳ−ＦＥＴを用いてな
る行バッファ回路、１〜頷は不揮発性半導体メモリ素子
を用いてなる メモリセルアレー４の行線である。上記
行デコーダ１０〜１ｎはそれぞれアドレスデータＡ。−
Ａｉが入フカされており、このデータＡ。−Ａｉの’’
１’’、’’０’’の組合せによりどれか１つの行線を
選択して駆動し、この選択された行線がアクティブ状態
（’゛１’’レベル）になる。すなわち、上記アドレス
データヘ〜Ａｉがたとえば全て“’ｏ’’のときには行
線ふが選択され、ん＝“１゛，ＡＯ−Ａｉ＝゜゛０゛の
ときには行線＆が選択される。なお上記各行バッファ回
路乙〜頷において、５はメモリセルアレー４に書き込み
を行なうときに対応する行線ふ〜頷に書き込み電圧（た
とえば２０〜２５Ｖの高電圧であり所謂プログラムパル
ス）を供給する書き込み回路である。ところで、前記メ
モリセルアレー４の記憶内容の消去に際しては、消去に
かなり（約３紛間）の時間を要し、しかもメモリセルア
レー４の全メモリセルの記憶内容が消去してしまう。
ものであり、１０〜１ｎはそれぞれ絶縁ゲート型電界効
果トランジスタ（例えばＭＯＳ−ＦＥＴ）を用いてなる
行デコーダ、乙〜頷は同じくＭＯＳ−ＦＥＴを用いてな
る行バッファ回路、１〜頷は不揮発性半導体メモリ素子
を用いてなる メモリセルアレー４の行線である。上記
行デコーダ１０〜１ｎはそれぞれアドレスデータＡ。−
Ａｉが入フカされており、このデータＡ。−Ａｉの’’
１’’、’’０’’の組合せによりどれか１つの行線を
選択して駆動し、この選択された行線がアクティブ状態
（’゛１’’レベル）になる。すなわち、上記アドレス
データヘ〜Ａｉがたとえば全て“’ｏ’’のときには行
線ふが選択され、ん＝“１゛，ＡＯ−Ａｉ＝゜゛０゛の
ときには行線＆が選択される。なお上記各行バッファ回
路乙〜頷において、５はメモリセルアレー４に書き込み
を行なうときに対応する行線ふ〜頷に書き込み電圧（た
とえば２０〜２５Ｖの高電圧であり所謂プログラムパル
ス）を供給する書き込み回路である。ところで、前記メ
モリセルアレー４の記憶内容の消去に際しては、消去に
かなり（約３紛間）の時間を要し、しかもメモリセルア
レー４の全メモリセルの記憶内容が消去してしまう。
このため従来は、上記メモリセルアレー４の記憶内容の
一部のみを書き換えたい場合でも、全メモリセルの内容
を消去したのち全メモリセルに再度書き込みを行なう必
要があるので、これに伴なう消去時間だけでも上述した
ように長時間を必要とする不都合があつた。本発明は上
記の事情に鑑みてなされたもので、メモリセルアレーの
一部に予備メモリセルを設けると共に、このメモリセル
を選択するためのアドレスデータを書き込み可能な不揮
発性半導体メモリ素子を用いてなる予備のデコーダを設
けておくことによつて、メモリセルアレーの一部書き換
えを容易にかつ短時間で行ない得るばかりか、製造段階
における良品の歩留り率を改善し得る紫外線消去型不揮
発性半導体メモリを提供するものである。
一部のみを書き換えたい場合でも、全メモリセルの内容
を消去したのち全メモリセルに再度書き込みを行なう必
要があるので、これに伴なう消去時間だけでも上述した
ように長時間を必要とする不都合があつた。本発明は上
記の事情に鑑みてなされたもので、メモリセルアレーの
一部に予備メモリセルを設けると共に、このメモリセル
を選択するためのアドレスデータを書き込み可能な不揮
発性半導体メモリ素子を用いてなる予備のデコーダを設
けておくことによつて、メモリセルアレーの一部書き換
えを容易にかつ短時間で行ない得るばかりか、製造段階
における良品の歩留り率を改善し得る紫外線消去型不揮
発性半導体メモリを提供するものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第２図において、１０は紫外線による消去が可。
能で電気的再書き込みが可能な不揮発性半導体メモリ素
子を用いてなるメモリセルアレーであり、通常使用され
る主メモリセル領域Ｍのほか、一部書換用に使用される
予備メモリセル領域Ｓ（たとえば２行分のメモリセル）
を有しており、ＲＯ〜！Ｒｎは上記主メモリセル領域の
行線、Ｒ１″，Ｒ２″は上記予備メモリセル領域Ｓの行
線である。そして上記主メモリセル領域Ｍの行線Ｒ１〜
Ｒｎに対応して、第１図と同様のデコーダ１。〜１ｎお
よび行バッファ回路乙〜頷が設けられており、予備メモ
リセ・ル領域Ｓの行線Ｒ１″，Ｒ２″に対応して予備行
デコーダ１１，１２および予備行バッファ回路１３，１
４が設けられている。上記予備行デコーダ１１，１２に
おいては、２（１＋１）個の不揮発性半導体メモリ素子
たとえばフローティングゲート型メモリセルトランジス
タＴ。−Ｔｉ，ＴＪ−Ｔｉ″が並列に接続され、これら
のゲートにはアドレスデータん〜Ａｉおよび兄〜Ａｉが
印加される。また上記トランジスタＴ。−Ｔｉ，ＴＯ′
〜Ｔｉ″の接続ライン１５と電湧■Ｃとの間にゲート・
ソースが接続されたデプレツシヨン型トランジスタＴ。
とエンハンスメント型トランジスタＴＩｌ：との直列接
続回路が挿入されており、また上記接続ライン１５と電
フ源端子１６との間にエンハンスメント型トランジスタ
ＴＥ″が挿入されている。そして上記トランジスタＴ。
のゲートには、アドレス書き込み時にＯ■となる信号Ｒ
／Ｆ（デコーダ１１ではＲ／Ｆ１デコーダ１２ではＲ／
Ｐ２）が印加され、前記トランジスタＴＥ″のゲートに
は、アドレス書き込み時に高電圧（たとえば２５Ｖ）と
なる信号ｋ／Ｐ１（デコーダ１１ではｋ／Ｐ１、デコー
ダ１２では′Ｒ／Ｐ２）が印加されるようになつている
。一方、前記予備行バッファ回路１３，１４は、″通常
の行バッファ回路乙〜頷と同様な構成である。さらに、
前記通常の行デコーダ１。
子を用いてなるメモリセルアレーであり、通常使用され
る主メモリセル領域Ｍのほか、一部書換用に使用される
予備メモリセル領域Ｓ（たとえば２行分のメモリセル）
を有しており、ＲＯ〜！Ｒｎは上記主メモリセル領域の
行線、Ｒ１″，Ｒ２″は上記予備メモリセル領域Ｓの行
線である。そして上記主メモリセル領域Ｍの行線Ｒ１〜
Ｒｎに対応して、第１図と同様のデコーダ１。〜１ｎお
よび行バッファ回路乙〜頷が設けられており、予備メモ
リセ・ル領域Ｓの行線Ｒ１″，Ｒ２″に対応して予備行
デコーダ１１，１２および予備行バッファ回路１３，１
４が設けられている。上記予備行デコーダ１１，１２に
おいては、２（１＋１）個の不揮発性半導体メモリ素子
たとえばフローティングゲート型メモリセルトランジス
タＴ。−Ｔｉ，ＴＪ−Ｔｉ″が並列に接続され、これら
のゲートにはアドレスデータん〜Ａｉおよび兄〜Ａｉが
印加される。また上記トランジスタＴ。−Ｔｉ，ＴＯ′
〜Ｔｉ″の接続ライン１５と電湧■Ｃとの間にゲート・
ソースが接続されたデプレツシヨン型トランジスタＴ。
とエンハンスメント型トランジスタＴＩｌ：との直列接
続回路が挿入されており、また上記接続ライン１５と電
フ源端子１６との間にエンハンスメント型トランジスタ
ＴＥ″が挿入されている。そして上記トランジスタＴ。
のゲートには、アドレス書き込み時にＯ■となる信号Ｒ
／Ｆ（デコーダ１１ではＲ／Ｆ１デコーダ１２ではＲ／
Ｐ２）が印加され、前記トランジスタＴＥ″のゲートに
は、アドレス書き込み時に高電圧（たとえば２５Ｖ）と
なる信号ｋ／Ｐ１（デコーダ１１ではｋ／Ｐ１、デコー
ダ１２では′Ｒ／Ｐ２）が印加されるようになつている
。一方、前記予備行バッファ回路１３，１４は、″通常
の行バッファ回路乙〜頷と同様な構成である。さらに、
前記通常の行デコーダ１。
〜１ｎのデコード出力線Ｇ−肛と接地端との間には、そ
れぞれ２個のトランジスタＴＡ，ＴＩ３のドレイン・ソ
ース間が接続されており、トランジスタＴＡ群の各ゲー
トは前記予備行バッファ回路１３の出力端に信号線７に
より接続され、またトランジスタＴＢ群の各ゲートは前
記予備行バッファ回路１４の出力端に信号線８により接
続されている。なお、１６はメモリセルアレー１０の列
線を選択するための列デコーダであり、その他の周辺回
路については図示を省略している。
れぞれ２個のトランジスタＴＡ，ＴＩ３のドレイン・ソ
ース間が接続されており、トランジスタＴＡ群の各ゲー
トは前記予備行バッファ回路１３の出力端に信号線７に
より接続され、またトランジスタＴＢ群の各ゲートは前
記予備行バッファ回路１４の出力端に信号線８により接
続されている。なお、１６はメモリセルアレー１０の列
線を選択するための列デコーダであり、その他の周辺回
路については図示を省略している。
また第２図のメモリは、Ｎチャンネルプロセスにより製
造されている。次に、上記構成による不揮発性半導体メ
モリの動作を説明する。
造されている。次に、上記構成による不揮発性半導体メ
モリの動作を説明する。
通常の書き込みは、入力データをセットし、行デコーダ
１。〜１ｎにより主メモリセル領域Ｍの行線Ｒ。−Ｒｎ
を選択して行バッファ回路Ｚ−加の書き込み回路（第１
図５参照）に書き込み電圧■２を印加し、主メモリセル
領域Ｍのメモリセルに入力データを書き込む。次に上記
のように書き込まれた内容の一部を書き換える場合、ア
ドレスデータにより書き換えを必要とするアドレスを指
定し、このアドレスを予備メモリセル領域Ｓの行線に割
り当てる。すなわち、たとえば行線Ｒ。のメモリセルの
記憶内容を書き換える場合には、アドレスデータＡ。−
Ａｊ入力を゜“０゛、′ＡＯ−′Ａｉ入力を高電圧（た
とえば２５Ｖ）、Ｒ／Ｆ１入力を゜“０゛、ｋ／Ｐ１入
力を高電圧（たとえば２５Ｖ）に設定し、電源端子１６
に高電圧（たとえば２５Ｖ）のフ狛グラムパルスを印加
すれば、トランジスタＴＥはオフ、トランジスタＴＥ″
はオンになり、ＸＯ−′Ａｉ入力が印加されているフロ
ーティングゲート型トランジスタＴ。″〜Ｔｉ゛のドレ
イン●ゲートに高電圧がかかり、それぞれのフローティ
ングゲートに電子の注入が行われる。これにより上記ト
ランジスタＴ。″〜Ｔｉ″は、こののちゲート入力電圧
がＯ〜■Ｃの範囲ではカットオフの状態になり、行線Ｒ
１″にＡ。−Ａｉ＝゛゜０゛のアドレスが割り当てられ
たことになる。したがつて、こののち視〜Ａｉ＝゜゛Ｏ
゛、ん〜Ｎ１＝“１゛（Ｖｃ）、Ｒ／Ｆ，＝゛゜１゛、
正ンＰ１＝“０゛に設定して読出し状態にすれば、予備
行デコーダ１１のデコード出力が゜“１゛とななり行線
Ｒ１″が選択されるので、この行線Ｒ１″に対応する予
備行バッファ回路１３の書き込み回路（第１図５参照）
に書き込み電圧■ｐを印加することによつて、行線Ｒ１
″のメモリセルに別途与えられる入力データを新しく書
き込むことができ、等価的に主メモリセル領域Ｍの行線
Ｒ。に接続されたメモリセルの記憶内容を書き直すこと
が可能になる。すなわちこのように、メモリセルアレー
１０の全記憶内容を消去することなく一部書き換えがな
されたメモリセルアレー１０に対してん〜Ａｉ＝“゜０
゛のアドレス指定がなされると、予備行デコーダ１１お
よび予備行バッファ回路１３が自動的に予備メモリセル
領域Ｓの行線Ｒ／を選択し、しかもこのとき予備行バッ
ファ回路１３の“１゛出力が信号線７を経てゲートに印
加されるトランジスタＴＡがオン状態になり、行デコー
ダ１０による主メモリセル領域Ｍの行線Ｒ。の選択動作
を？止するようになる。同様に、予備行デコーダ１２お
よび予備行バシフア回路１４も、必要に応じて上記Ａ。
１。〜１ｎにより主メモリセル領域Ｍの行線Ｒ。−Ｒｎ
を選択して行バッファ回路Ｚ−加の書き込み回路（第１
図５参照）に書き込み電圧■２を印加し、主メモリセル
領域Ｍのメモリセルに入力データを書き込む。次に上記
のように書き込まれた内容の一部を書き換える場合、ア
ドレスデータにより書き換えを必要とするアドレスを指
定し、このアドレスを予備メモリセル領域Ｓの行線に割
り当てる。すなわち、たとえば行線Ｒ。のメモリセルの
記憶内容を書き換える場合には、アドレスデータＡ。−
Ａｊ入力を゜“０゛、′ＡＯ−′Ａｉ入力を高電圧（た
とえば２５Ｖ）、Ｒ／Ｆ１入力を゜“０゛、ｋ／Ｐ１入
力を高電圧（たとえば２５Ｖ）に設定し、電源端子１６
に高電圧（たとえば２５Ｖ）のフ狛グラムパルスを印加
すれば、トランジスタＴＥはオフ、トランジスタＴＥ″
はオンになり、ＸＯ−′Ａｉ入力が印加されているフロ
ーティングゲート型トランジスタＴ。″〜Ｔｉ゛のドレ
イン●ゲートに高電圧がかかり、それぞれのフローティ
ングゲートに電子の注入が行われる。これにより上記ト
ランジスタＴ。″〜Ｔｉ″は、こののちゲート入力電圧
がＯ〜■Ｃの範囲ではカットオフの状態になり、行線Ｒ
１″にＡ。−Ａｉ＝゛゜０゛のアドレスが割り当てられ
たことになる。したがつて、こののち視〜Ａｉ＝゜゛Ｏ
゛、ん〜Ｎ１＝“１゛（Ｖｃ）、Ｒ／Ｆ，＝゛゜１゛、
正ンＰ１＝“０゛に設定して読出し状態にすれば、予備
行デコーダ１１のデコード出力が゜“１゛とななり行線
Ｒ１″が選択されるので、この行線Ｒ１″に対応する予
備行バッファ回路１３の書き込み回路（第１図５参照）
に書き込み電圧■ｐを印加することによつて、行線Ｒ１
″のメモリセルに別途与えられる入力データを新しく書
き込むことができ、等価的に主メモリセル領域Ｍの行線
Ｒ。に接続されたメモリセルの記憶内容を書き直すこと
が可能になる。すなわちこのように、メモリセルアレー
１０の全記憶内容を消去することなく一部書き換えがな
されたメモリセルアレー１０に対してん〜Ａｉ＝“゜０
゛のアドレス指定がなされると、予備行デコーダ１１お
よび予備行バッファ回路１３が自動的に予備メモリセル
領域Ｓの行線Ｒ／を選択し、しかもこのとき予備行バッ
ファ回路１３の“１゛出力が信号線７を経てゲートに印
加されるトランジスタＴＡがオン状態になり、行デコー
ダ１０による主メモリセル領域Ｍの行線Ｒ。の選択動作
を？止するようになる。同様に、予備行デコーダ１２お
よび予備行バシフア回路１４も、必要に応じて上記Ａ。
−Ａｉ−“゜０′゛以外のアドレスを予備メモリセル領
域Ｓσ行線Ｒ２″に割り当てて書き込みを行なうことに
Ｊつて、この割り当てアドレスと同じアドレスの−゛メ
モリセル領域Ｍ内のメモリセルの書き直しをメモリセル
アレーの全消去を行わずに容易かつ短時間で行なうこと
ができる。なお、上記実施例は予備のメモリセルを２行
分設けたが、これに限らず３行分以上のメモリセルを設
け、これに対応して予備行デコーダ１１，１２、予備行
バッファ回路１３，１４、信号線７，８、トランジスタ
ＴＡ，ＴＢを増設するようにすれば、書き直し容量を増
大させることができる。
域Ｓσ行線Ｒ２″に割り当てて書き込みを行なうことに
Ｊつて、この割り当てアドレスと同じアドレスの−゛メ
モリセル領域Ｍ内のメモリセルの書き直しをメモリセル
アレーの全消去を行わずに容易かつ短時間で行なうこと
ができる。なお、上記実施例は予備のメモリセルを２行
分設けたが、これに限らず３行分以上のメモリセルを設
け、これに対応して予備行デコーダ１１，１２、予備行
バッファ回路１３，１４、信号線７，８、トランジスタ
ＴＡ，ＴＢを増設するようにすれば、書き直し容量を増
大させることができる。
また、予備のメモリセルを複数（ｊ）行分設ける場合に
、行デコーダ１。〜１ｎそれぞれにおいて信号線７，８
、トランジスタＴＡ，ＴＢをそれぞれ１本、１個で兼用
するために、第３図に示すように各予備行バッファ回路
の出力Ｐ１〜Ｐｊをノアゲート３０に導き、このノアゲ
ート３０の出力をインバータ回路３１により反転して共
通の信号線３２に送り出すよううにしてもよい。すなわ
ち、この信号線３２が前記信号線７あるいは８に相当す
る。なお、上記実施例におけるメモリセルアレー】０お
よび予備行デコーダ１１，１２の不揮発性半ｌ導体メモ
リ素子としては、フローティングゲート型トランジスタ
のほかこれと同等の機能を有するものとしてゲート絶縁
膜内に電荷捕獲手段を有する他のトランジスタ、たとえ
ばＳｊＯ２（酸化シリコン）膜とポリシリコン層との間
にＳｊ３Ｎ４（シリ５コンナイトライド）が設けられた
ＭＮＯＳ（メタルナイトライドオキサイドセミコンダク
タ）型トランジスタとか、ヒューズ溶断型メモリセルと
かあるいはこれらの組合せなどが使用可能である。ヒュ
ーズ溶断型のＰＲＯＭの場合この発明は特に有効Ｏであ
る。ヒューズ溶断型のものでは一度書き込みを行なえば
もはや書き直すことは出来ない。このため、一部のメモ
リセルの記憶内容を書きかえる必要が生じた場合でも、
別なヒューズ溶断型のＰＲＯＭにあらたに書き込みを行
なわねばならな（５い。一部の記憶内容を換えるたびに
、あらたに別なものを使用しなければならない。この様
な時、本発明に示した機能を具備しておれば、ヒューズ
溶断型のＰＲＯＭにおいても、一部のみメモリセルの記
憶内容が書き換え可能となり、一部を書き換４θえるた
び別なものを使用するというムダがなくなる。 また上
記実施例は、主メモリセル領域の行線方向のメモリセル
に関して予備メモリセルを設けたが、主メモリセル領域
の列線方向のメモリセルに０Ｃ１−関して予備メモリセ
ルを設けるようにしてもよい。
、行デコーダ１。〜１ｎそれぞれにおいて信号線７，８
、トランジスタＴＡ，ＴＢをそれぞれ１本、１個で兼用
するために、第３図に示すように各予備行バッファ回路
の出力Ｐ１〜Ｐｊをノアゲート３０に導き、このノアゲ
ート３０の出力をインバータ回路３１により反転して共
通の信号線３２に送り出すよううにしてもよい。すなわ
ち、この信号線３２が前記信号線７あるいは８に相当す
る。なお、上記実施例におけるメモリセルアレー】０お
よび予備行デコーダ１１，１２の不揮発性半ｌ導体メモ
リ素子としては、フローティングゲート型トランジスタ
のほかこれと同等の機能を有するものとしてゲート絶縁
膜内に電荷捕獲手段を有する他のトランジスタ、たとえ
ばＳｊＯ２（酸化シリコン）膜とポリシリコン層との間
にＳｊ３Ｎ４（シリ５コンナイトライド）が設けられた
ＭＮＯＳ（メタルナイトライドオキサイドセミコンダク
タ）型トランジスタとか、ヒューズ溶断型メモリセルと
かあるいはこれらの組合せなどが使用可能である。ヒュ
ーズ溶断型のＰＲＯＭの場合この発明は特に有効Ｏであ
る。ヒューズ溶断型のものでは一度書き込みを行なえば
もはや書き直すことは出来ない。このため、一部のメモ
リセルの記憶内容を書きかえる必要が生じた場合でも、
別なヒューズ溶断型のＰＲＯＭにあらたに書き込みを行
なわねばならな（５い。一部の記憶内容を換えるたびに
、あらたに別なものを使用しなければならない。この様
な時、本発明に示した機能を具備しておれば、ヒューズ
溶断型のＰＲＯＭにおいても、一部のみメモリセルの記
憶内容が書き換え可能となり、一部を書き換４θえるた
び別なものを使用するというムダがなくなる。 また上
記実施例は、主メモリセル領域の行線方向のメモリセル
に関して予備メモリセルを設けたが、主メモリセル領域
の列線方向のメモリセルに０Ｃ１−関して予備メモリセ
ルを設けるようにしてもよい。
この場合は、予備メモリセル領域の列線を選択するため
の予備列デコーダを設け、この予備列デコーダの選択出
力により主メモリセル領域に対応する列デコーダの選択
出力を禁止するようにすればよい。上述したように本発
明の不揮発性半導体メモリによれば、メモリセルアレー
として主メモリセル領域の他に予備メモリセル領域を設
けると共に、この予備メモリセル領域の行線または列線
を選択するための不揮発性半導体メモリ素子を用いてな
る予備行デコーダまたは予備列デコーダを設けておき、
主メモリセル領域のうち書き換えを必要とするメモリセ
ルに対応するアドレスデータを予備行デコーダまたは予
備列デコーダに書き込み、この予備行デコーダまたは予
備列デコーダの選択出力により主メモリセル領域に対応
する行デコーダまたは列デコーダの選択出力を禁止させ
るようにしたものである。
の予備列デコーダを設け、この予備列デコーダの選択出
力により主メモリセル領域に対応する列デコーダの選択
出力を禁止するようにすればよい。上述したように本発
明の不揮発性半導体メモリによれば、メモリセルアレー
として主メモリセル領域の他に予備メモリセル領域を設
けると共に、この予備メモリセル領域の行線または列線
を選択するための不揮発性半導体メモリ素子を用いてな
る予備行デコーダまたは予備列デコーダを設けておき、
主メモリセル領域のうち書き換えを必要とするメモリセ
ルに対応するアドレスデータを予備行デコーダまたは予
備列デコーダに書き込み、この予備行デコーダまたは予
備列デコーダの選択出力により主メモリセル領域に対応
する行デコーダまたは列デコーダの選択出力を禁止させ
るようにしたものである。
したがつてユーザ側で、メモリセルアレーの記−憶内容
を全て消去することなく、一部の記憶内容のみを簡単に
書き換えることができるので、消去のために従来必要と
した比較的長い時間を著しく短縮することができ、ＥＰ
ＲＯＭの使用上一層便利になる。
を全て消去することなく、一部の記憶内容のみを簡単に
書き換えることができるので、消去のために従来必要と
した比較的長い時間を著しく短縮することができ、ＥＰ
ＲＯＭの使用上一層便利になる。
またメーカ側においても、ＥＰＲＯＭの製造時にメモリ
セルの一部たとえば一個のメモリセルに書き込みができ
ないような場合に、このＥＰＲＯＭを不良品として処理
していたが、本発明によれば上記不良のメモリセルに代
えて予備メモリセル領域の予備メモリセルを選択するよ
うに予備のデコーダに書き込み（アドレスプログラム）
を行なうようにすれば、このＥＰＲＯＭを良品として処
理でき、歩留りを向上させることができる。
セルの一部たとえば一個のメモリセルに書き込みができ
ないような場合に、このＥＰＲＯＭを不良品として処理
していたが、本発明によれば上記不良のメモリセルに代
えて予備メモリセル領域の予備メモリセルを選択するよ
うに予備のデコーダに書き込み（アドレスプログラム）
を行なうようにすれば、このＥＰＲＯＭを良品として処
理でき、歩留りを向上させることができる。
この場合、予備のデコーダでも紫外線消去型メモリ素子
が使用され、メモリセルアレーへの紫外線照射時に予備
のデコーダの内容が消去されないような工夫がなされて
いる。すなわち、予備デコーダ部フは、メモリ素子に対
する紫外線の照射が阻止されるように、紫外線が透過し
ないアルミニューム等の金属で覆われている。本発明は
上述したように、不揮発性半導体メモリ素子を用いてな
るメモリセルアレーの一部書き換えを容易にかつ短時間
で行ない得るばかりか、製造段階における良品の歩留り
率を改善し得る紫外線消去型不揮発性半導体メモリを提
供できる。
が使用され、メモリセルアレーへの紫外線照射時に予備
のデコーダの内容が消去されないような工夫がなされて
いる。すなわち、予備デコーダ部フは、メモリ素子に対
する紫外線の照射が阻止されるように、紫外線が透過し
ないアルミニューム等の金属で覆われている。本発明は
上述したように、不揮発性半導体メモリ素子を用いてな
るメモリセルアレーの一部書き換えを容易にかつ短時間
で行ない得るばかりか、製造段階における良品の歩留り
率を改善し得る紫外線消去型不揮発性半導体メモリを提
供できる。
第１図は従来の不揮発性半導体メモリを示す構成説明図
、第２図は本発明に係る不揮発性半導体メモリの一実施
例を示す構成説明図、第３図は第２図の信号線７，８お
よびトランジスタＴ９，ＴＯに関する部分の変形例を示
す回路図である。 １０〜１ｎ・・・行デコーダ、５・・・書き込み回路、
巳〜釦・・・デコード出力線、１０・・・メモリセルア
レー１１，１２・・・予備行デコーダ、１６・・・列デ
コーダ、ＲＯ−Ｒｎ，Ｒｌ″，Ｒ２″・・・行線、ＴＯ
−Ｔｉ，ＴＯ゛〜Ｔｉ″・・・フローティングゲート型
トランジスタ、Ｍ・・・主メモリセル領域、Ｓ・・・予
備メモリセル領域。
、第２図は本発明に係る不揮発性半導体メモリの一実施
例を示す構成説明図、第３図は第２図の信号線７，８お
よびトランジスタＴ９，ＴＯに関する部分の変形例を示
す回路図である。 １０〜１ｎ・・・行デコーダ、５・・・書き込み回路、
巳〜釦・・・デコード出力線、１０・・・メモリセルア
レー１１，１２・・・予備行デコーダ、１６・・・列デ
コーダ、ＲＯ−Ｒｎ，Ｒｌ″，Ｒ２″・・・行線、ＴＯ
−Ｔｉ，ＴＯ゛〜Ｔｉ″・・・フローティングゲート型
トランジスタ、Ｍ・・・主メモリセル領域、Ｓ・・・予
備メモリセル領域。
Claims (1)
- １ 第１紫外線消去型不揮発性半導体メモリ素子を用い
てなり主メモリセル領域および予備メモリセル領域を有
するメモリセルアレーと、アドレスデータ入力によつて
上記主メモリセル領域の行線および列線を選択する行デ
コーダおよび列デコーダと、上記予備メモリセル領域の
行線または列線に対応して設けられ、上記主メモリセル
領域のアドレスデータが書き込み可能な上記メモリセル
アレー内のメモリ素子と同一構造の第２紫外線消去型不
揮発性半導体メモリ素子と、上記第２紫外線消去型不揮
発性半導体メモリ素子を覆い、このメモリ素子に対して
紫外線が照射されることを阻止する遮光手段と、上記第
２の紫外線消去型不揮発性半導体メモリ素子に書き込ま
れるアドレスデータが供給される予備行デコーダまたは
予備列デコーダと、上記主メモリセル領域用の行線、列
線および予備メモリセル領域用の行線または列線にそれ
ぞれ対応して接続され、各対応する行線、列線に接続さ
れた上記第１紫外線消去型不揮発性半導体メモリ素子へ
のデータ書き込み時に書き込み電圧を供給するための書
き込み回路と、上記予備行デコーダまたは予備列デコー
ダの選択出力の成立時に上記主メモリセル領域用の行デ
コーダまたは列デコーダの選択出力の成立を禁止する禁
止手段とを具備することを特徴とする紫外線消去型不揮
発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170526A JPS6051200B2 (ja) | 1980-12-03 | 1980-12-03 | 紫外線消去型不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170526A JPS6051200B2 (ja) | 1980-12-03 | 1980-12-03 | 紫外線消去型不揮発性半導体メモリ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59036719A Division JPS59185099A (ja) | 1984-02-28 | 1984-02-28 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5794998A JPS5794998A (en) | 1982-06-12 |
| JPS6051200B2 true JPS6051200B2 (ja) | 1985-11-12 |
Family
ID=15906564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55170526A Expired JPS6051200B2 (ja) | 1980-12-03 | 1980-12-03 | 紫外線消去型不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051200B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59217293A (ja) * | 1983-05-25 | 1984-12-07 | Nec Corp | 半導体集積回路 |
| JPS61120400A (ja) * | 1984-11-14 | 1986-06-07 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6433800A (en) * | 1987-07-29 | 1989-02-03 | Toshiba Corp | Semiconductor memory |
-
1980
- 1980-12-03 JP JP55170526A patent/JPS6051200B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5794998A (en) | 1982-06-12 |
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