JPS6240797B2 - - Google Patents
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- JPS6240797B2 JPS6240797B2 JP59036719A JP3671984A JPS6240797B2 JP S6240797 B2 JPS6240797 B2 JP S6240797B2 JP 59036719 A JP59036719 A JP 59036719A JP 3671984 A JP3671984 A JP 3671984A JP S6240797 B2 JPS6240797 B2 JP S6240797B2
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- spare
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
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- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は不揮発性半導体メモリに関する。
一般に、PROM（プログラマブルリードオンリ
メモリ）のうち、ユーザ側で紫外線による消去お
よび電気的再書き込み可能なEPROM（イレーサ
ブルPROM）は、その便利さによりマイクロコン
ピユータ等のメモリとして最近非常によく利用さ
れている。第１図は、このようなEPROMの従来
例の一部を示すものであり、１０〜１oはそれぞ
れ絶縁ゲート型電界効果トランジスタ（例えば
MOS−FET）を用いてなる行デコーダ、２０〜
２oは同じくMOS−FETを用いてなる行バツフア
回路、３０〜３oは不揮発性半導体メモリ素子を
用いてなるメモリセルアレー４の行線である。上
記行デコーダ10〜１oはそれぞれアドレスデータ
A0〜Ａiが入力されており、このデータA0〜Ａiの
“１”，“０”の組合せによりどれか１つの行線を
選択して駆動し、この選択された行線がアクテイ
ブ状態（“１”レベル）になる。すなわち、上記
アドレスデータA0〜Ａiがたとえば全て“０”の
ときには行線３０が選択され、A0＝“１”，A1〜
Ａi＝“０”のときには行線３１が選択される。な
お上記各行バツフア回路２０〜２oにおいて、５
はメモリセルアレー４に書き込みを行なうときに
対応する行線３０〜３oに書き込み電圧（たとえ
ば20〜25Vの高電圧であり所謂プログラムパル
ス）を供給する書き込み回路である。
メモリ）のうち、ユーザ側で紫外線による消去お
よび電気的再書き込み可能なEPROM（イレーサ
ブルPROM）は、その便利さによりマイクロコン
ピユータ等のメモリとして最近非常によく利用さ
れている。第１図は、このようなEPROMの従来
例の一部を示すものであり、１０〜１oはそれぞ
れ絶縁ゲート型電界効果トランジスタ（例えば
MOS−FET）を用いてなる行デコーダ、２０〜
２oは同じくMOS−FETを用いてなる行バツフア
回路、３０〜３oは不揮発性半導体メモリ素子を
用いてなるメモリセルアレー４の行線である。上
記行デコーダ10〜１oはそれぞれアドレスデータ
A0〜Ａiが入力されており、このデータA0〜Ａiの
“１”，“０”の組合せによりどれか１つの行線を
選択して駆動し、この選択された行線がアクテイ
ブ状態（“１”レベル）になる。すなわち、上記
アドレスデータA0〜Ａiがたとえば全て“０”の
ときには行線３０が選択され、A0＝“１”，A1〜
Ａi＝“０”のときには行線３１が選択される。な
お上記各行バツフア回路２０〜２oにおいて、５
はメモリセルアレー４に書き込みを行なうときに
対応する行線３０〜３oに書き込み電圧（たとえ
ば20〜25Vの高電圧であり所謂プログラムパル
ス）を供給する書き込み回路である。
ところで、前記メモリセルアレー４の記憶内容
の消去に際しては、消去にかなり（約30分間）の
時間を要し、しかもメモリセルアレー４の全メモ
リセルの記憶内容が消去してしまう。このため従
来は、上記メモリセルアレー４の記憶内容の一部
のみを書き換えたい場合でも、全メモリセルの内
容を消去したのち全メモリセルに再度書き込みを
行なう必要があるので、これに伴なう消去時間だ
けでも上述したように長時間を必要とする不都合
があつた。
の消去に際しては、消去にかなり（約30分間）の
時間を要し、しかもメモリセルアレー４の全メモ
リセルの記憶内容が消去してしまう。このため従
来は、上記メモリセルアレー４の記憶内容の一部
のみを書き換えたい場合でも、全メモリセルの内
容を消去したのち全メモリセルに再度書き込みを
行なう必要があるので、これに伴なう消去時間だ
けでも上述したように長時間を必要とする不都合
があつた。
本発明は上記の事情に鑑みてなされたもので、
メモリセルアレーの一部書き換えを容易にかつ短
時間で行ない得るばかりか、製造段階における良
品の歩留り率を改善し得る不揮発性半導体メモリ
を提供することにある。
メモリセルアレーの一部書き換えを容易にかつ短
時間で行ない得るばかりか、製造段階における良
品の歩留り率を改善し得る不揮発性半導体メモリ
を提供することにある。
上記目的を達成するためこの発明にあつては、
メモリセルアレーの一部に予備メモリセルを設け
ると共に、このメモリセルを選択するためのアド
レスデータを書き込み可能な不揮発性半導体メモ
リ素子を用いてなる予備のデコーダを設けておく
ようにした不揮発性半導体メモリが提供されてい
る。
メモリセルアレーの一部に予備メモリセルを設け
ると共に、このメモリセルを選択するためのアド
レスデータを書き込み可能な不揮発性半導体メモ
リ素子を用いてなる予備のデコーダを設けておく
ようにした不揮発性半導体メモリが提供されてい
る。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第２図において、１０は紫外線による消去が可
能で電気的再書き込みが可能な不揮発性半導体メ
モリ素子を用いてなるメモリセルアレーであり、
通常使用される主メモリセル領域Ｍのほか、一部
書換用に使用される予備メモリセル領域Ｓ（たと
えば２行分のメモリセル）を有しており、R0〜
Ｒoは上記主メモリセル領域の行線、R′1，R′2は
上記予備メモリセル領域Ｓの行線である。そして
上記主メモリセル領域Ｍの行線R0〜Ｒoに対応し
て、第１図と同様のデコーダ１０〜１oおよび行
バツフア回路２０〜２oが設けられており、予備
メモリセル領域Ｓの行線R′1，R′2に対応して予備
行デコーダ１１，１２および予備行バツフア回路
１３，１４が設けられている。上記予備行デコー
ダ１１，１２においては、２（ｉ＋１）個の不揮
発性半導体メモリ素子たとえばフローテイングゲ
ート型メモリセルトランジスタT0〜Ｔi，T′0〜
T′iが並列に接続され、これらのゲートにはアド
レスデータA0〜Ａiおよび０〜iが印加され
る。また上記トランジスタT0〜Ｔi，T′0〜T′iの
接続ライン１５と電源Ｖcとの間にゲート・ソー
スが接続されたデプレツシヨン型トランジスタＴ
Dとエンハンスメント型トランジスタＴEとの直列
接続回路が挿入されており、また上記接続ライン
１５と電源端子１６との間にエンハンスメント型
トランジスタT′Eが挿入されている。そして上記
トランジスタＴEのゲートには、アドレス書き込
み時に0Vとなる信号Ｒ／（デコーダ１１では
Ｒ／１、デコーダ１２ではＲ／２）が印加さ
れ、前記トランジスタT′Eのゲートには、アドレ
ス書き込み時に高電圧（たとえば25V）となる信
号／Ｐ（デコーダ１１では／P1、デコーダ１
２では／P2）が印加されるようになつている。
能で電気的再書き込みが可能な不揮発性半導体メ
モリ素子を用いてなるメモリセルアレーであり、
通常使用される主メモリセル領域Ｍのほか、一部
書換用に使用される予備メモリセル領域Ｓ（たと
えば２行分のメモリセル）を有しており、R0〜
Ｒoは上記主メモリセル領域の行線、R′1，R′2は
上記予備メモリセル領域Ｓの行線である。そして
上記主メモリセル領域Ｍの行線R0〜Ｒoに対応し
て、第１図と同様のデコーダ１０〜１oおよび行
バツフア回路２０〜２oが設けられており、予備
メモリセル領域Ｓの行線R′1，R′2に対応して予備
行デコーダ１１，１２および予備行バツフア回路
１３，１４が設けられている。上記予備行デコー
ダ１１，１２においては、２（ｉ＋１）個の不揮
発性半導体メモリ素子たとえばフローテイングゲ
ート型メモリセルトランジスタT0〜Ｔi，T′0〜
T′iが並列に接続され、これらのゲートにはアド
レスデータA0〜Ａiおよび０〜iが印加され
る。また上記トランジスタT0〜Ｔi，T′0〜T′iの
接続ライン１５と電源Ｖcとの間にゲート・ソー
スが接続されたデプレツシヨン型トランジスタＴ
Dとエンハンスメント型トランジスタＴEとの直列
接続回路が挿入されており、また上記接続ライン
１５と電源端子１６との間にエンハンスメント型
トランジスタT′Eが挿入されている。そして上記
トランジスタＴEのゲートには、アドレス書き込
み時に0Vとなる信号Ｒ／（デコーダ１１では
Ｒ／１、デコーダ１２ではＲ／２）が印加さ
れ、前記トランジスタT′Eのゲートには、アドレ
ス書き込み時に高電圧（たとえば25V）となる信
号／Ｐ（デコーダ１１では／P1、デコーダ１
２では／P2）が印加されるようになつている。
一方、前記予備行バツフア回路１３，１４は、
通常のバツフア回路２０〜２oと同様な構成であ
る。
通常のバツフア回路２０〜２oと同様な構成であ
る。
さらに、前記通常の行デコーダ１０〜１oのデ
コード出力線６０〜６oと接地端との間には、そ
れぞれ２個のトランジスタＴA，ＴBのドレイン・
ソース間が接続されており、トランジスタＴA群
の各ゲートは前記予備行バツフア回路１３の出力
端に信号線７により接続され、またトランジスタ
ＴB群の各ゲートは前記予備行バツフア回路１４
の出力端に信号線８により接続されている。
コード出力線６０〜６oと接地端との間には、そ
れぞれ２個のトランジスタＴA，ＴBのドレイン・
ソース間が接続されており、トランジスタＴA群
の各ゲートは前記予備行バツフア回路１３の出力
端に信号線７により接続され、またトランジスタ
ＴB群の各ゲートは前記予備行バツフア回路１４
の出力端に信号線８により接続されている。
なお、１６はメモリセルアレー１０の列線を選
択するための列デコーダであり、その他の周辺回
路については図示を省略している。また第２図の
メモリは、Ｎチヤンネルプロセスにより製造され
ている。
択するための列デコーダであり、その他の周辺回
路については図示を省略している。また第２図の
メモリは、Ｎチヤンネルプロセスにより製造され
ている。
次に、上記構成による不揮発性半導体メモリの
動作を説明する。通常の書き込みは、入力データ
をセツトし、行デコーダ１０〜１oにより主メモ
リセル領域Ｍの行線R0〜Ｒoを選択してバツフア
回路２０〜２oの書き込み回路（第１図５参照）
に書き込み電圧ＶPを印加し、主メモリセル領域
Ｍのメモリセルに入力データを書き込む。
動作を説明する。通常の書き込みは、入力データ
をセツトし、行デコーダ１０〜１oにより主メモ
リセル領域Ｍの行線R0〜Ｒoを選択してバツフア
回路２０〜２oの書き込み回路（第１図５参照）
に書き込み電圧ＶPを印加し、主メモリセル領域
Ｍのメモリセルに入力データを書き込む。
次に上記のように書き込まれた内容の一部を書
き換える場合、アドレスデータにより書き換えを
必要とするアドレスを指定し、このアドレスを予
備メモリセル領域Ｓの行線に割り当てる。すなわ
ち、たとえば行線R0のメモリセルの記憶内容を
書き換える場合には、アドレスデータA0〜Ａi入
力を“０”、０〜i入力を高電圧（たとえば
25V）、Ｒ／１入力を“０”、／P1入力を高電
圧（たとえば25V）に設定し、電源端子１６に高
電圧（たとえば25V）のプログラムパルスを印加
すれば、トランジスタＴEはオフ、トランジスタ
T′Eはオンになり、０〜i入力が印加されてい
るフローテイングゲート型トランジスタT′0〜T′i
のドレイン・ゲートに高電圧がかかり、それぞれ
のフローテイングゲートに電子の注入が行われ
る。これにより上記トランジスタT′0〜T′iは、こ
ののちゲート入力電圧が０〜Ｖcの範囲ではカツ
トオフの状態になり、行線R′1にA0〜Ａi＝“０”
のアドレスが割り当てられたことになる。したが
つて、こののちA0〜Ａi＝“０”、０〜i＝
“１”（Ｖc）、Ｒ／１＝“１”、／P1＝“０”に
設定して読出し状態にすれば、予備行デコーダ１
１のデコード出力が“１”となり行線R′1が選択
されるので、この行線R′1に対応する予備行バツ
フア回路１３の書き込み回路（第１図５参照）に
書き込み電圧ＶPを印加することによつて、行線
R′1のメモリセルに別途与えられる入力データを
新しく書き込むことができ、等価的に主メモリセ
ル領域Ｍの行線R0に接続されたメモリセルの記
憶内容を書き直すことが可能になる。すなわちこ
のように、メモリセルアレー１０の全記憶内容を
消去することなく一部書き換えがなされたメモリ
セルアレー１０に対してA0〜Ａi＝“０”のアドレ
ス指定がなされると、予備行デコーダ１１および
予備行バツフア回路１３が自動的に予備メモリセ
ル領域Ｓの行線R′1を選択し、しかもこのとき予
備行バツフア回路１３の“１”出力が信号線７を
経てゲートに印加されるトランジスタＴAがオン
状態になり、行デコーダ１０による主メモリセル
領域Ｍの行線R0の選択動作を禁止するようにな
る。
き換える場合、アドレスデータにより書き換えを
必要とするアドレスを指定し、このアドレスを予
備メモリセル領域Ｓの行線に割り当てる。すなわ
ち、たとえば行線R0のメモリセルの記憶内容を
書き換える場合には、アドレスデータA0〜Ａi入
力を“０”、０〜i入力を高電圧（たとえば
25V）、Ｒ／１入力を“０”、／P1入力を高電
圧（たとえば25V）に設定し、電源端子１６に高
電圧（たとえば25V）のプログラムパルスを印加
すれば、トランジスタＴEはオフ、トランジスタ
T′Eはオンになり、０〜i入力が印加されてい
るフローテイングゲート型トランジスタT′0〜T′i
のドレイン・ゲートに高電圧がかかり、それぞれ
のフローテイングゲートに電子の注入が行われ
る。これにより上記トランジスタT′0〜T′iは、こ
ののちゲート入力電圧が０〜Ｖcの範囲ではカツ
トオフの状態になり、行線R′1にA0〜Ａi＝“０”
のアドレスが割り当てられたことになる。したが
つて、こののちA0〜Ａi＝“０”、０〜i＝
“１”（Ｖc）、Ｒ／１＝“１”、／P1＝“０”に
設定して読出し状態にすれば、予備行デコーダ１
１のデコード出力が“１”となり行線R′1が選択
されるので、この行線R′1に対応する予備行バツ
フア回路１３の書き込み回路（第１図５参照）に
書き込み電圧ＶPを印加することによつて、行線
R′1のメモリセルに別途与えられる入力データを
新しく書き込むことができ、等価的に主メモリセ
ル領域Ｍの行線R0に接続されたメモリセルの記
憶内容を書き直すことが可能になる。すなわちこ
のように、メモリセルアレー１０の全記憶内容を
消去することなく一部書き換えがなされたメモリ
セルアレー１０に対してA0〜Ａi＝“０”のアドレ
ス指定がなされると、予備行デコーダ１１および
予備行バツフア回路１３が自動的に予備メモリセ
ル領域Ｓの行線R′1を選択し、しかもこのとき予
備行バツフア回路１３の“１”出力が信号線７を
経てゲートに印加されるトランジスタＴAがオン
状態になり、行デコーダ１０による主メモリセル
領域Ｍの行線R0の選択動作を禁止するようにな
る。
同様に、予備行デコーダ１２および予備行バツ
フア回路１４も、必要に応じて上記A0〜Ａi＝
“０”以外のアドレスを予備メモリセル領域Ｓの
行線R′2に割り当てて書き込みを行なうことによ
つて、この割り当てアドレスと同じアドレスの主
メモリセル領域Ｍ内のメモリセルの書き直しを、
メモリセルアレーの全消去を行わずに容易かつ短
時間で行なうことができる。
フア回路１４も、必要に応じて上記A0〜Ａi＝
“０”以外のアドレスを予備メモリセル領域Ｓの
行線R′2に割り当てて書き込みを行なうことによ
つて、この割り当てアドレスと同じアドレスの主
メモリセル領域Ｍ内のメモリセルの書き直しを、
メモリセルアレーの全消去を行わずに容易かつ短
時間で行なうことができる。
なお、上記実施例は予備のメモリセルを２行分
設けたが、これに限らず３行分以上のメモリセル
を設け、これに対応して予備行デコーダ１１，１
２、予備行バツフア回路１３，１４、信号線７，
８、トランジスタＴA，ＴBを増設するようにすれ
ば、書き直し容量を増大させることができる。ま
た、予備のメモリセルを複数（ｊ）行分設ける場
合に、行デコーダ１０〜１oそれぞれにおいて信
号線７，８、トランジスタＴA，ＴBをそれぞれ１
本、１個で兼用するために、第３図に示すように
各予備行バツフア回路の出力P1〜Ｐjをノアゲー
ト３０に導き、このノアゲート３０の出力をイン
バータ回路３１により反転して共通の信号線３２
に送り出すようにしてもよい。すなわち、この信
号線３２が前記信号線７あるいは８に相当する。
設けたが、これに限らず３行分以上のメモリセル
を設け、これに対応して予備行デコーダ１１，１
２、予備行バツフア回路１３，１４、信号線７，
８、トランジスタＴA，ＴBを増設するようにすれ
ば、書き直し容量を増大させることができる。ま
た、予備のメモリセルを複数（ｊ）行分設ける場
合に、行デコーダ１０〜１oそれぞれにおいて信
号線７，８、トランジスタＴA，ＴBをそれぞれ１
本、１個で兼用するために、第３図に示すように
各予備行バツフア回路の出力P1〜Ｐjをノアゲー
ト３０に導き、このノアゲート３０の出力をイン
バータ回路３１により反転して共通の信号線３２
に送り出すようにしてもよい。すなわち、この信
号線３２が前記信号線７あるいは８に相当する。
なお、上記実施例におけるメモリセルアレー１
０および予備行デコーダ１１，１２の不揮発性半
導体メモリ素子としては、フローテイングゲート
型トランジスタのほかこれと同等の機能を有する
ものとしてゲート絶縁膜内に電荷捕獲手段を有す
る他のトランジスタ、たとえばSiO2（酸化シリ
コン）膜とポリシリコン層との間にSi3N4（シリ
コンナイトライド）が設けられたMNOS（メタル
ナイトライドオキサイドセミコンダクタ）型トラ
ンジスタとか、ヒユーズ溶断型メモリセルとかあ
るいはこれらの組合せなどが使用可能である。ヒ
ユーズ溶断型のPROMの場合この発明は特に有効
である。ヒユーズ溶断型のものでは一度書き込み
を行なえばもはや書き直すことは出来ない。この
ため、一部のメモリセルの記憶内容を書きかえる
必要が生じた場合でも、別なヒユーズ溶断型の
PROMにあらたに書き込みを行なわねばならな
い。一部の記憶内容を換えるたびに、あらたに別
なものを使用しなければならない。この様な時、
本発明に示した機能を具備しておれば、ヒユーズ
溶断型のPROMにおいても、一部のみメモリセル
の記憶内容が書き換え可能となり、一部を書き換
えるたび別なものを使用するというムダがなくな
る。
０および予備行デコーダ１１，１２の不揮発性半
導体メモリ素子としては、フローテイングゲート
型トランジスタのほかこれと同等の機能を有する
ものとしてゲート絶縁膜内に電荷捕獲手段を有す
る他のトランジスタ、たとえばSiO2（酸化シリ
コン）膜とポリシリコン層との間にSi3N4（シリ
コンナイトライド）が設けられたMNOS（メタル
ナイトライドオキサイドセミコンダクタ）型トラ
ンジスタとか、ヒユーズ溶断型メモリセルとかあ
るいはこれらの組合せなどが使用可能である。ヒ
ユーズ溶断型のPROMの場合この発明は特に有効
である。ヒユーズ溶断型のものでは一度書き込み
を行なえばもはや書き直すことは出来ない。この
ため、一部のメモリセルの記憶内容を書きかえる
必要が生じた場合でも、別なヒユーズ溶断型の
PROMにあらたに書き込みを行なわねばならな
い。一部の記憶内容を換えるたびに、あらたに別
なものを使用しなければならない。この様な時、
本発明に示した機能を具備しておれば、ヒユーズ
溶断型のPROMにおいても、一部のみメモリセル
の記憶内容が書き換え可能となり、一部を書き換
えるたび別なものを使用するというムダがなくな
る。
また上記実施例は、主メモリセル領域の行線方
向のメモリセルに関して予備メモリセルを設けた
が、主メモリセル領域の行線方向のメモリセルに
関して予備メモリセルを設けるようにしてもよ
い。この場合は、予備メモリセル領域の列線を選
択するための予備列デコーダを設け、この予備列
デコーダの選択出力により主メモリセル領域に対
応する列デコーダの選択出力を禁止するようにす
ればよい。
向のメモリセルに関して予備メモリセルを設けた
が、主メモリセル領域の行線方向のメモリセルに
関して予備メモリセルを設けるようにしてもよ
い。この場合は、予備メモリセル領域の列線を選
択するための予備列デコーダを設け、この予備列
デコーダの選択出力により主メモリセル領域に対
応する列デコーダの選択出力を禁止するようにす
ればよい。
上述したように上記実施例の不揮発性半導体メ
モリによれば、メモリセルアレーとして主メモリ
セル領域の他に予備メモリセル領域を設けると共
に、この予備メモリセル領域の行線または列線を
選択するための不揮発性半導体メモリ素子を用い
てなる予備行デコーダまたは予備行デコーダを設
けておき、主メモリセル領域のうち書き換えを必
要とするメモリセルに対応するアドレスデコーダ
を予備行デコーダまたは予備列デコーダに書き込
み、この予備行デコーダまたは予備列デコーダの
選択出力により主メモリセル領域に対応する行デ
コーダまたは列デコーダの選択出力を禁止させる
ようにしたものである。
モリによれば、メモリセルアレーとして主メモリ
セル領域の他に予備メモリセル領域を設けると共
に、この予備メモリセル領域の行線または列線を
選択するための不揮発性半導体メモリ素子を用い
てなる予備行デコーダまたは予備行デコーダを設
けておき、主メモリセル領域のうち書き換えを必
要とするメモリセルに対応するアドレスデコーダ
を予備行デコーダまたは予備列デコーダに書き込
み、この予備行デコーダまたは予備列デコーダの
選択出力により主メモリセル領域に対応する行デ
コーダまたは列デコーダの選択出力を禁止させる
ようにしたものである。
したがつてユーザ側で、メモリセルアレーの記
憶内容を全て消去することなく、一部の記憶内容
のみを簡単に書き換えることができるので、消去
のために従来必要とした比較的長い時間を著しく
短縮することができ、EPROMの使用上一層便利
になる。
憶内容を全て消去することなく、一部の記憶内容
のみを簡単に書き換えることができるので、消去
のために従来必要とした比較的長い時間を著しく
短縮することができ、EPROMの使用上一層便利
になる。
またメーカ側においても、EPROMの製造時に
メモリセルの一部たとえば一個のメモリセルに書
き込みができないような場合に、このEPROMを
不良品として処理していたが、本発明によれば上
記不良のメモリセルに代えて予備メモリセル領域
の予備メモリセルを選択するように予備のデコー
ダに書き込み（アドレスプログラム）を行なうよ
うにすれば、このEPROMを良品として処理で
き、歩留りを向上させることができる。この場
合、予備のデコーダでも紫外線消去型メモリ素子
が使用され、メモリセルアレーへの紫外線照射時
に予備のデコーダの内容の消去が防止できるよう
な工夫がなされている。すなわち、予備デコーダ
部はメモリ素子に対する紫外線の照射が阻止され
るように、紫外線が透過しないアルミニユーム等
の金属で覆われている。
メモリセルの一部たとえば一個のメモリセルに書
き込みができないような場合に、このEPROMを
不良品として処理していたが、本発明によれば上
記不良のメモリセルに代えて予備メモリセル領域
の予備メモリセルを選択するように予備のデコー
ダに書き込み（アドレスプログラム）を行なうよ
うにすれば、このEPROMを良品として処理で
き、歩留りを向上させることができる。この場
合、予備のデコーダでも紫外線消去型メモリ素子
が使用され、メモリセルアレーへの紫外線照射時
に予備のデコーダの内容の消去が防止できるよう
な工夫がなされている。すなわち、予備デコーダ
部はメモリ素子に対する紫外線の照射が阻止され
るように、紫外線が透過しないアルミニユーム等
の金属で覆われている。
本願発明は、予備メモリセルへの切り換えに、
メモリセルを構成している浮遊ゲート型の不揮発
性メモリ素子を用いているため、切り換えのため
に不揮発性メモリ素子へ書き込みを行なう方法
は、上記メモリセルへのデータ書き込みと同一の
方法でよく、このため、失敗の確率は、非常に少
ない。
メモリセルを構成している浮遊ゲート型の不揮発
性メモリ素子を用いているため、切り換えのため
に不揮発性メモリ素子へ書き込みを行なう方法
は、上記メモリセルへのデータ書き込みと同一の
方法でよく、このため、失敗の確率は、非常に少
ない。
すなわち従来は、例えばポリシリコンヒユーズ
素子を、レーザー光線で切断して行なつていた
が、ヒユーズ切断の際に照準合わせの時間がかか
り、テスト時間が長くかかるというデメリツトが
あつた。また、切断の際ポリシリコンの飛沫がと
び、信頼性上他の素子へ悪影響を及ぼす恐れがあ
つた。また、ポリシリコンヒユーズ素子に、過大
電流を流して、切断する場合も切断のために過大
電流を流す回路が必要であり、また、溶断の際飛
沫が飛びちるのは上記と同様である。
素子を、レーザー光線で切断して行なつていた
が、ヒユーズ切断の際に照準合わせの時間がかか
り、テスト時間が長くかかるというデメリツトが
あつた。また、切断の際ポリシリコンの飛沫がと
び、信頼性上他の素子へ悪影響を及ぼす恐れがあ
つた。また、ポリシリコンヒユーズ素子に、過大
電流を流して、切断する場合も切断のために過大
電流を流す回路が必要であり、また、溶断の際飛
沫が飛びちるのは上記と同様である。
このように、浮遊ゲート型の不揮発性メモリ素
子で、予備セルへ切りかえるのは、テスト時間が
短縮され他の素子への悪影響はないというメリツ
トがある。また最近は、紫外線消去型の不揮発性
半導体メモリをプラスチツクのパツケージに封入
し、一度書き込みを行なうと、紫外線で消去出来
ない、One time PROMとして売り出している。
すなわち浮遊ゲート型のMOSFETをメモリセル
として、紫外線をとおさないプラスチツクに封入
されている。この様なOne time PROMにおいて
は、予備のメモリセルへ切り換えるための不揮発
性メモリセルを特にＡ等でおおう必要はない。
子で、予備セルへ切りかえるのは、テスト時間が
短縮され他の素子への悪影響はないというメリツ
トがある。また最近は、紫外線消去型の不揮発性
半導体メモリをプラスチツクのパツケージに封入
し、一度書き込みを行なうと、紫外線で消去出来
ない、One time PROMとして売り出している。
すなわち浮遊ゲート型のMOSFETをメモリセル
として、紫外線をとおさないプラスチツクに封入
されている。この様なOne time PROMにおいて
は、予備のメモリセルへ切り換えるための不揮発
性メモリセルを特にＡ等でおおう必要はない。
本発明は上述したように、不揮発性半導体メモ
リ素子を用いてなるメモリセルアレーの一部書き
換えを容易にかつ短時間で行ない得るばかりか、
製造段階における良品の歩留り率を改善し得る不
揮発性半導体メモリを提供できる。
リ素子を用いてなるメモリセルアレーの一部書き
換えを容易にかつ短時間で行ない得るばかりか、
製造段階における良品の歩留り率を改善し得る不
揮発性半導体メモリを提供できる。
第１図は従来の不揮発性半導体メモリを示す構
成説明図、第２図は本発明に係る不揮発性半導体
メモリの一実施例を示す構成説明図、第３図は第
２図の信号線７，８およびトランジスタＴA，ＴB
に関する部分の変形例を示す回路図である。 １０〜１o…行デコーダ、５…書き込み回路、
６０〜６o…デコード出力線、１０…メモリセル
アレー、１１，１２…予備行デコーダ、１６…列
デコーダ、R0〜Ｒo，R′1，R′2…行線、T0〜Ｔi，
T′0〜T′i…フローテイングゲート型トランジス
タ、Ｍ…主メモリセル領域、Ｓ…予備メモリセル
領域。
成説明図、第２図は本発明に係る不揮発性半導体
メモリの一実施例を示す構成説明図、第３図は第
２図の信号線７，８およびトランジスタＴA，ＴB
に関する部分の変形例を示す回路図である。 １０〜１o…行デコーダ、５…書き込み回路、
６０〜６o…デコード出力線、１０…メモリセル
アレー、１１，１２…予備行デコーダ、１６…列
デコーダ、R0〜Ｒo，R′1，R′2…行線、T0〜Ｔi，
T′0〜T′i…フローテイングゲート型トランジス
タ、Ｍ…主メモリセル領域、Ｓ…予備メモリセル
領域。
Claims (1)
- １ データ消去可能な第１の不揮発性半導体メモ
リ素子を用いてなり主メモリセル領域及びこの主
メモリセル領域の一部と切替えて使用される予備
メモリセル領域とを有するメモリセルアレーと、
アドレス入力によつて上記主メモリセル領域の行
線及び列線を選択する行デコーダ及び列デコーダ
と、上記第１の不揮発性半導体メモリ素子と同一
構造の第２の不揮発性半導体メモリ素子で構成さ
れ上記主メモリセル領域の一部を上記予備メモリ
セル領域に切替えるためのアドレスを記憶する切
替アドレス記憶手段と、上記メモリセルアレーの
記憶データの消去の際に上記切替アドレス記憶手
段の第２の不揮発性半導体メモリ素子における記
憶アドレスの消去を防止する消去防止手段と、上
記主メモリセル領域用の行線、列線及び予備メモ
リセル領域用の行線または列線にそれぞれ対応し
て接続され、各対応する行線、列線に接続された
メモリ素子のデータ書き込み時に書き込み電圧を
供給する書き込み回路と、上記予備メモリセル領
域用の行デコーダまたは列デコーダの選択出力の
成立時に上記主メモリセル領域用の行デコーダま
たは列デコーダの選択出力の成立を禁止する禁止
手段とを具備したことを特徴とする不揮発性半導
体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59036719A JPS59185099A (ja) | 1984-02-28 | 1984-02-28 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59036719A JPS59185099A (ja) | 1984-02-28 | 1984-02-28 | 不揮発性半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55170526A Division JPS6051200B2 (ja) | 1980-12-03 | 1980-12-03 | 紫外線消去型不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59185099A JPS59185099A (ja) | 1984-10-20 |
| JPS6240797B2 true JPS6240797B2 (ja) | 1987-08-31 |
Family
ID=12477554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59036719A Granted JPS59185099A (ja) | 1984-02-28 | 1984-02-28 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59185099A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01145640U (ja) * | 1988-03-17 | 1989-10-06 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2700640B2 (ja) * | 1986-09-24 | 1998-01-21 | 日立超エル・エス・アイ・エンジニアリング 株式会社 | 半導体記憶装置 |
| JPH0218795A (ja) * | 1988-07-06 | 1990-01-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR940006922B1 (ko) * | 1991-07-11 | 1994-07-29 | 금성일렉트론 주식회사 | 반도체 메모리의 리던던시 회로 |
| JP4781902B2 (ja) * | 2006-05-10 | 2011-09-28 | パナソニック株式会社 | 加圧接合装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384634A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Ic memory unit device |
| JPS551607A (en) * | 1978-06-16 | 1980-01-08 | Nec Corp | Read data correction system of mask read-only memory |
| JPS55105898A (en) * | 1979-02-02 | 1980-08-13 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
-
1984
- 1984-02-28 JP JP59036719A patent/JPS59185099A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01145640U (ja) * | 1988-03-17 | 1989-10-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59185099A (ja) | 1984-10-20 |
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