JPS6051277B2

JPS6051277B2 - Ｍｏｓ型半導体装置の製造方法

Info

Publication number: JPS6051277B2
Application number: JP51086691A
Authority: JP
Inventors: 賢造畑田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1976-07-20
Filing date: 1976-07-20
Publication date: 1985-11-13
Also published as: JPS5312278A

Description

【発明の詳細な説明】この発明はＭＯＳ型半導体装置の製造方法に関するも
のである。

従来のシリコンゲートＰチャンネルＭＯＳ型半導体装
置の製造方法はつぎのとおりである。

まず第１図ａのように比抵抗４〜５ΩαのＮ型半導体基
板１に熱酸化法もしくはＣＶＤ法により厚さ約５０００
ΛのＳｉＯ。膜２を設ける。つぎに感光性樹脂を用いて
光蝕刻法により第１図をのようにパターン３を形成する
。このパターン３は、ゲート領域およびソース、ドレイ
ン領域を形成するために、その面積が選ばれている。つ
ぎに第１図ｃのようにパターン３の部分にＳｉＯ２膜４
を５００〜２０００Λの厚さに形成する。そして、基板
１の主面に多結晶シリコン膜５を第１図ｄのように厚さ
５０００〜８０００八に形成しさらにマスク膜体６を積
層する。このマスク膜体６の材質は、多結晶シリコン膜
５の蝕刻方法によつて適切に選ばれる。つぎに第１図ｅ
のように、マスク膜体６を用いて多結晶シリコン膜５を
蝕刻し、ゲート領域上の多結晶シリコン膜５およびマス
ク膜体６を残して不要部分を除去する。つぎに第１図ｆ
のようにゲート領域上のマスク膜体６を除去して、残つ
た多結晶シリコン膜５をマスクとしてＳｉＯ２膜４を除
去する。そして、そこへＰ型不純物を拡散すると、ソー
ス領域７ａ、ドレイン領域７ｂが形成される。このとき
、多結晶シリコン膜５にもＰ型不純物が拡散される。つ
ぎに基板１の主面にＳｉＯ２膜８を８００〜１０００Ａ
の厚さに形成し、第１図ｇのように光蝕刻法によリソー
ス領域の電極窓９ａ１ドレイン領域の電極窓９ｂおよび
ゲート領域の電極窓１０を形成する。つぎに、アルミニ
ュウム膜をスパッタ法等により５０００Ａ〜８０００Ａ
の厚さに形成し光蝕刻法により第１図ｈのようにソース
電極１１ａ１ドレイン電極１１ｂおよびゲート電極１２
を形成する。このようにしてＭＯＳ型半導体装置が製造
される。ところがこのようにして製造されるＭＯＳ型半
導体装置は、その素子表面に大きな段差が生ずるため、
高密度化が阻害されるという欠点があつた。また、この
段差による電極１１ａ，１１ｂ，１２の断線を防ぐため
に、電極１１ａ，１１ｂ，１２を構成するアルミニュウ
ム膜の厚さを大きくするためコストが高くなるという問
題も生じた。したがつて、この発明の目的は、高密度化
ができかつコストの安いＭＯＳ型半導体装置の製造方法
を提供することである。この発明のＭＯＳ型半導体装置
の製造方法の一実施例を第２図に示す。

すなわち、４〜５Ωαの比抵抗をもつＮ型半導体基板２
０の主面上に熱酸化法もしくはＣＶＤ法によつてＳｌＯ
２膜２１を２０００．〜５０００Ａの厚さに形成する。
このＳｊＯ２膜２１にさらにＰ型もしくはＮ型不純物を
もつドープドシリコン酸化膜２２を積層する。ドープド
シリコン酸化中の不純物は、ＳｉＯ２膜２１によつて基
板２０への拡散が規制される。ついでさらに感光性樹、
脂２３をスピンナ法等によつて塗布する。この感光性樹
脂２３は、ネガ型もしくはポジ型のどちらでもよい。そ
してゲート領域に相当する感光性樹脂２３の部分に孔２
４を設ける（第２図ａ）。つぎに、この感光性樹脂２３
をマスクとしてドープ・ドシリコン酸化膜２２、ＳｉＯ
２膜２１を唾系の腐蝕液で腐蝕するとともに基板２０を
ＣＦ４のプラズマ雰囲気もしくはＨＦ系の腐蝕液で腐蝕
して深さ６０００Ａ（基板２０の主面から）の凹部２５
ａを設け、この凹部２５ａに熱酸化法によりゲート酸化
膜２５ｂを厚さ５００〜２０００Ａに形成する（第２図
ｂ）。つぎに、多結晶シリコン膜２６を厚さ６０００Ａ
に積層する。その結果、凹部２５ａ内に多結晶シリコン
膜２６が入り込み凹部２５ａが埋められる（第２図ｃ）
。ついで熱処理を行なうことにより前記ドープドシリコ
ン酸化膜２２の不純物は基板２０主面上の多結晶シリコ
ン層２６に拡散されるが、凹部２５ａ内の多結晶シリコ
ン層２６にはノ拡散されないから、不純物濃度によつて
選択性を有する腐蝕液に浸す事によつて基板２０主面上
の多結晶シリコン層２６を除去することができる。また
、ドープドシリコン酸化膜２２およびＳｉＯ２膜２１も
ＨＦ系の液で処理して除去することによ・り半導体基板
２０に埋設され周囲にゲート部のＳｉＯ２膜２５を有す
る多結晶シリコン膜２６が得られる（第２図ｄ）。つぎ
に、再度多結晶シリコン膜２７を基板２０の主面上に５
０００〜１００００Ａの厚さに形成し、その上に例えば
ＣＶＤ法により゛ＳｌＯ２膜２８を２０００〜８０００
Ａの厚さに形成する。つぎに、ゲート部およびソース、
ドレイン領域に対応するＳｉＯ２膜２８の部分を光蝕刻
法により窓あけし、このＳｌＯ２膜２８をマスクとして
Ｐ型不純物を拡散することにより、ソース領域２９、ド
レイン領域３０が形成される（第２図ｅ）。この場合、
Ｐ型の不純物は、ＳｌＯ２膜２８て覆われていない多結
晶シリコン膜２７の部分および凹部２５ａ内の多結晶シ
リコン膜２６にも拡散されるため、それらの抵抗率が低
下する。つぎに、ＳｉＯ２膜２８を除去してシリコン窒
化膜３１を１０００Ａ〜８０００Ａの厚さに形成し（第
２図ｆ）、ソース電極、ドレイン電極、ゲート電極に相
当するシリコン窒化膜３１の部分を残して不要部分を除
去する。そして、残つたシリコン窒化膜３２ａ，３２ｂ
，３２ｃをマスクとして多結晶シリコン膜２７の表面を
一定の深さにエッチングする（第２図ｇ）。なお、前記
シリコン窒化膜３１の除去は、感光性樹脂、ＳｊＯ２膜
、多結晶シリコン膜をマスクとしてＨ３ＰＯ，系の腐蝕
液を用いても良いし、ＣＦ４のプラズマ雰囲気で除去し
ても良い。また、多結晶シリコン膜２７の表面のエッチ
ングは、これを次工程て選択酸化するときに膜厚か増加
するために、予めエッチングにより膜厚を増加分だけ薄
くしておくものである。つぎに、シリコン窒化膜３２ａ
〜３２ｃをマスクとして酸化性の高温雰囲気によつて処
理することにより、シリコン窒化膜３２ａ〜３２ｃで覆
われていない多結晶シリコン膜２７が選択酸化されＳｉ
Ｏ２膜３３が形成されてその膜厚が増加する。ついでシ
リコン窒化膜３２ａ〜３２ｃを除去すると、平坦な素子
表面が形成される。つぎに、ソース電極、ドレイン電極
およびゲート電極に対応する多結晶シリコン膜２７ａ，
２７ｂ，２７ｃにそれぞれソース電極３４ａ１ドレイン
電極３４ｂおよびゲート電極３４ｃを装着する。そして
、素子表面の保護膜３５を形成することによりＭＯＳ型
半導体装置が完成する（第２図ｈ）。なお保護膜３５は
、ＣＶＤ法によるＳｌＯ２膜によつて構成される。この
ように、この実施例によれば、パターン形成工程が平坦
な状態で行なわれるため、微細パターンの形成が可能と
なるとともに、素子表面が平坦化されているため、高密
度化が可能となる。

また、ゲート部を先に形成し、その後ソース、ドレイン
領域を形成するためセルフアライン拡散が可能となると
ともにゲート部が基板２０内に埋設され不純物濃度がチ
ャンネル近傍で高くなり耐圧が高くなる。そのためショ
ートチャンネル構造にすることがきる。この発明の製造
方法の他の実施例を第３図に示す。

すなわち、比抵抗４〜５Ω礪のＮ型半導体基板４０にシ
リコン窒化膜４１を１０００Ａ〜８０００Ａの厚さに設
け、光蝕刻法あるいはＣＦ４によるプラズマ雰囲気によ
つてゲート部およびソース、ドレイン領域に対応するシ
リコン窒化膜４１のみを残して他を除去する（第３図ａ
）。なお、前記工程において、シリコン窒化膜４１と半
導体基板４０との間にＳｉＯ２膜を設けてシリコン窒化
膜４１を形成した際に、半導体基板４０の表面の歪を除
去する工程を設けても良い。つぎに、このシリコン窒化
膜４１をマスクとして半導体基板４０の一部を除去し、
選択酸化すると第３図ｂのようになる。この選択酸化に
よつて形成されたＳｉＯ２膜４２は、後述するドープト
酸化膜の不純物を半導体基板４０に拡散させないための
選択マスク材であるから、１０００Ａ〜８０００Ａの厚
さがあれば良い。ついてシリコン窒化膜４１を除去し、
不純物を有するドープドシリコン酸化膜４３を厚さ２０
００Ａ〜１００００Ａに形成し、さらに感光性樹脂４４
を積層し、この感光性樹脂４４に孔４５を設けてＨＦ系
の液に浸すと、前記ドープドシリコン酸化膜４３を孔４
５と同じ大きさに除去できる。ついでこれをＨＦ系の溶
液もしくはＣＦ４のプラズマ雰囲気で処理すると、半導
体基板４０の凹部４６が深さ６５００Ａに形成される。
ついで熱酸化法によりゲート酸化膜４７を凹部４６に厚
さ５００〜２０００Ａに形成する（第３図ｄ）。つぎに
多結晶シリコン膜４８を前記凹部４６の深さと同一の厚
さの６５００人で形成すると、凹部４６が多結晶シリコ
ン膜４８によつて埋められる（第３図ｅ）。そして、さ
らに熱処理を加えることにより、ドープドシリコン酸化
膜４３の不純物が半導体基板４０へ拡散されソース領域
４９、ドレイン領域５０が形成される。このとき不純物
が同時に多結晶シリコン層４８にも拡散されるから不純
物濃度差を利用して基板４０上の多結晶シリコン膜４８
を除去すると、凹部４６内の多結晶シリコン膜４８は残
留する。その後ドープドシリコン酸化膜４３を除去し多
結晶シリコン層５１を厚さ４０００〜１００００Ａに形
成する（第３図ｆ）。その上にシリコン窒化膜５２を１
０００Ａ〜８０００Ａの厚さで形成し、ソース、ドレイ
ン電極およびゲート電極に対応するシリコン窒化膜５２
の部分５２ａ〜５２ｃのみを残し、これをマスクとして
前記多結晶シリコン膜５１の表面を一定の深さにエッチ
ングする（第３図ｇ）。なお、第３図ｆの工程において
、多結晶シリコン膜５１を形成した後、Ｐ型の不純物を
全面に拡散すると、多結晶シリコン膜５１とゲート部の
多結晶シリコン膜４８にもＰ型の不純物が拡散される。
つぎに、多結晶シリコン膜５１を選択酸化すると、シリ
コン窒化膜５２ａ〜５２ｃに覆われている部分以外は、
全てＳｉＯ２膜５３が形成される。つぎに、ソース電極
、ドレイン電極およびゲート電極に対応する多結晶シリ
コン膜５１ａ，５１ｂ，５１ｃにそれぞれソース電極５
４ａ１ドレイン電極５４ｂおよびゲート電極５４ｃを装
着する。ついで素子表面の保護膜５５を形成することに
よりＭＯＳ型半導体装置が完成する（第３図ｂ）。この
実施例も前述の実施例と同様の作用効果をもつ。この発
明の製造方法のさらに他の実施例を第４図に示す。すな
わち、比抵抗４〜５ΩＣｍの半導体基板６０に熱酸化法
もしくはＣＶＤ法によりＳｌＯ２膜６１を設け、ゲート
部およびソース、ドレイン領域を光蝕刻法によつて窓を
けし、不純物を有するドープドシリコン酸化膜６２を全
面に形成する（第４図ａ）。ついで感光性樹脂６３″を
マスクにしてゲート部の孔６４を半導体基板６０に設け
る（第４図ｂ）。つぎにこの感光性樹脂６３″を除去し
孔６４にゲート酸化膜６５を５００Ａ〜２０００Ａの厚
さ形成する（第４図ｃ）。そして多結晶シリコン層６３
を形成、熱処理すると、ドープドシリコン酸化膜６２の
不純物は半導体基板６０へ拡散されソース領域６６とド
レイン領域６７が形成される（第４図ｄ）。このとき同
時に、多結晶シリコン層６３にも不純物が拡散されるか
ら不純物濃度の差を用いて選択エッチングし、ドープド
シリコン酸化膜６２上の多結晶シリコン層６３を除去し
ＳｌＯ２膜６１およびドープドシリコン酸化膜６２を除
去すると、ゲート部の多結晶シリコン膜６３は孔６４に
残るため、表面が平坦になる。つぎに、多結晶シリコン
層６８を形成し（第４図ｅ）、さらにＳｉＯ２膜６９を
設け、ゲート部およびソース、ドレイン領域に対応する
ＳｉＯ２膜６９の部分を窓あけしＰ型の不純物を拡散す
ると、多結晶シリコン層６３，６８に不純物が拡散され
る（第４図ｆ）。なお、前記ＳｉＯ２膜６９は、前記多
結晶シリコン層６８の一部を熱酸化する事によつて形成
しても良いし、ＣＶＤ法等によつて設けても良い。つぎ
に、ＳｉＯ２膜６９を除去し、ソース、ドレインおよび
ゲート電極に対応する多結晶シリコン膜６８の部分にシ
リコン窒化膜７０ａ〜７０ｃを選択的に形成し、これら
をマスクとして多結晶シリコン膜６８の表面を一定の深
さエッチングする（第４図ｇ）。そしてシリコン窒化膜
７０ａ〜７０ｃで覆われていない多結晶シリコン膜６８
を選択酸化してＳｉＯ２膜７１を形成する。つぎにシリ
コン窒化膜７０ａ〜７０ｃを除き、そこにソース電極７
２ａ１ドレイン電極７２ｂおよび一ゲート電極７２ｃを
装着したのち、これらを覆つて保護膜７３を形成するこ
とによりＭＯＳ型半導体装置が完成する（第４図ｈ）。
この実施例も前述の実施例と同様な作用効果をもつ。な
お、実施例では各電極を基素子表面に装着し−ているが
、各電極を第５図のようにして素子内に埋設して多層配
線できるようにしてもよい。

すなわち、第５図ａにおいて、８０は基板、８１はゲー
ト酸化膜、８２はゲート多結晶シリコン、８３はソース
領域、８４はドレイン領域、８５ａ〜８５ｃはそれぞれ
ソース、ドレインおよびゲート電極に対応する不純物を
含む多結晶シリコン膜８５の部分、８６は多結晶シリコ
ン膜８５が選択酸化されて形成されたＳｌＯ２膜、８７
は感光性樹脂である。この感光性樹脂８７を用いて各電
極に対応する多結晶シリコン膜の部分８５ａ〜８５ｃが
光蝕刻される。そして、蒸着法等によりアルミニュウム
膜８８を形成し（第５図ｂ）、ついで感光性・樹脂８７
を溶解する溶剤に素子を浸漬すると、樹脂８７が除去さ
れるため、ソース電極８９、ドレイン電極９０およびゲ
ート電極９１が素子内に埋設される（第５図ｃ）。第６
図は各電極を素子内に埋設する他の例である。すなわち
、第６図ａにおいて、９１は基板、９２はゲート酸化膜
、９３はゲート多結晶シリコン、９４はソース領域、９
５はドレイン領域、９６は不純物を含む多結晶シリコン
膜、９７，９８，９９はそれぞれソース、ドレインおよ
びゲート電極に対応する多結晶シリコン膜９６の部分９
６ａ〜９６ｃに形成されたシリコン窒化膜である。これ
らの窒化膜９７〜９９を用いて多結晶シリコン膜９６を
選択酸化すると、シリコン窒化膜９７〜９９によつて覆
われていない多結晶シリコン膜９６の部分が酸化されて
ＳｌＯ。膜１００になり体積膨脹する（第６図ｂ）。つ
いでＳｉＯ２膜１００上に感光性樹脂１０１を形成し、
さらにアルミニュウム膜１０２を積層蒸着する（第６図
ｃ）。つぎに感光性樹脂１０１を溶解除去すると、ソー
ス電極１０３、ドレイン電極１０４およびゲート電極１
０５が素子内に埋設される（第６図ｄ）。また、実施例
はソース、ドレイン領域への不純物拡散は、ゲート部の
形成後に行なつているが、第７図の参考例（実施例では
ない）のように、それらへの拡散をゲート部の形成前に
行なつてもよい。すなわち、半導体基板１１１上にシリ
コン酸化膜１１２を設け、ゲート部およびソース・ドレ
イン領域に相当する部分を窓あけしてパターン１１３を
形成し、そこへＰ型の不純物を拡散すると、半導体基板
１１１にＰ型の拡散層１１４が形成される（第７図ａ）
。ついで新たにシリコン酸化膜１１５を形成しゲート部
に相当する部分を窓あけし、さらにシリコン酸化膜１１
５をマスクとして凹部１１６を形成する。この凹部１１
６の深さは、凹部１１６の底面でチヤンネルを形成でき
るように選ばれる。ついで凹部１１６にゲート酸化膜１
１７を形成し（第７図ｂ）、多結晶シリコン膜１１８を
さらに積層する。これ以後の工程は前述の実施例と同様
に行なわれる。以上のように、この発明のＭＯＳ型半導
体装置の製造方法は、一方の導電型の半導体基板主面に
不純物を含むシリコン酸化膜を形成したのち凹部を形成
する凹部形成工程と、ついで前記凹部周縁の半導体基板
の部分を酸化してゲート酸化膜を形成するゲート酸化膜
形成工程と、ついで前記シリコン酸化膜上および前記凹
部内に第１の多結晶シリコン膜を積層する第１の積層工
程と、ついて前記シリコン酸化膜の不純物を前記半導体
主面上の前記第１の多結晶シリコン膜に拡散する拡散工
程と、ついで前記不純物が拡散された前記第１の多結晶
シリコン膜を選択的に除去したのち前記シリコン酸化膜
を除去して前記半導体基板主面を露呈する工程と、つい
て前記半導体基板上に第２の多結晶シリコン膜を積層す
る第２の積層工程と、ついで前記第２の多結晶シリコン
膜を介し前記ゲート酸化膜両側の前記半導体基板の部分
に他方の導電型の不純物を拡散してソース、ドレイン領
域を形成するとともに前記凹部内に残つた第１の多結晶
シリコン膜に不純物を拡散する不純物拡散工程と、つい
で前記第２の多結晶シリコン膜を介して前記ソース、ド
レイン領域および前記凹部内に残つた第１の多結晶シリ
コン膜にソース、ドレインおよびゲート電極をそれぞれ
配設する電極配設工程とを含むため、高密度化ができか
つコストの安いＭＯＳ型半導体装置を実現することがて
きる。

また、前記拡散工程を、前記半導体基板主面にマスク部
材を設け、このマスク部材により前記シリコン膜の不純
物の前記半導体基板主面への拡散を規制するようにした
ときは、不純物拡散が容易になる。

【図面の簡単な説明】

第１図は従来例の欠点を説明する説明図、第２図はこの
発明の一実施例の工程説明図、第３図は他の実施例の工
程説明図、第４図はさらに他の実施例の工程説明図、第
５図は他の実施例の工程説明図、第６図はさらに他の実
施例の工程説明図、第７図は参考例の工程説明図である
。２０・・・・・半導体基板、２２・・・・・・ドープド
シリコン酸化膜、２５ａ・・・・・・凹部、２５ｂ・・
・・・・ゲート酸化膜、２６・・・・・・多結晶シリコ
ン膜、２９・・・・・ソース領域、３０・・・・・・ド
レイン領域、３４ａ・・・・・ソース電極、３４ｂ・・
・・・・ドレイン電極、３４ｃ・・・・・・ゲート電極
。

Claims

【特許請求の範囲】１一方の導電型の半導体基板主面に不純物を含むシリ
コン酸化膜を形成したのち凹部を形成する凹部形成工程
と、ついで前記凹部周縁の半導体基板の部分を酸化して
ゲート酸化膜を形成するゲート酸化膜形成工程と、つい
で前記シリコン酸化膜上および前記凹部内に第１の多結
晶シリコン膜を積層する第１の積層工程と、ついで前記
シリコン酸化膜の不純物を前記半導体主面上の前記第１
の多結晶シリコン膜に拡散する拡散工程と、ついで前記
不純物が拡散された前記第１の多結晶シリコン膜を選択
的に除去したのち前記シリコン酸化膜を除去して前記半
導体基板主面を露呈する工程と、ついで前記半導体基板
上に第２の多結晶シリコン膜を積層する第２の積層工程
と、ついで前記第２の多結晶シリコン膜を介し前記ゲー
ト酸化膜両側の前記半導体基板の部分に他方の導電型の
不純物を拡散してソース、ドレイン領域を形成するとと
もに前記凹部内に残つた第１の多結晶シリコン膜に不純
物を拡散する不純物拡散工程と、ついで前記第２の多結
晶シリコン膜を介して前記ソース、ドレイン領域および
前記凹部内に残つた第１の多結晶シリコン膜にソース、
ドレインおよびゲート電極をそれぞれ配設する電極配設
工程とを含むＭＯＳ型半導体装置の製造方法。２前記一方の導電型の半導体基板主面に不純物を含む
シリコン酸化膜を形成する前に前記一方の導電型の半導
体基板主面に前記シリコン酸化膜の不純物の前記半導体
基板主面への拡散を規制するマスク部材を積層すること
を特徴とする特許請求の範囲第１項記載のＭＯＳ型半導
体装置の製造方法。３前記不純物拡散工程と前記電極配設工程との間にソ
ース、ドレインおよびゲート電極を配設する第２の多結
晶シリコン膜の部分を残して他の部分を酸化してシリコ
ン酸化膜にする酸化工程を含む特許請求の範囲第１項記
載のＭＯＳ型半導体装置の製造方法。