JPS6052019A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6052019A JPS6052019A JP58159549A JP15954983A JPS6052019A JP S6052019 A JPS6052019 A JP S6052019A JP 58159549 A JP58159549 A JP 58159549A JP 15954983 A JP15954983 A JP 15954983A JP S6052019 A JPS6052019 A JP S6052019A
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- insulating
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- semiconductor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electron Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｌａ＋ 発明の技術分野
本発明は半導体装置の製造方法、特に半絶縁性基板を用
いる化合物子導体装置の製造工程に３いて、荷電粒子線
を乱す電荷の蓄積が防止される製造方法に関する。
いる化合物子導体装置の製造工程に３いて、荷電粒子線
を乱す電荷の蓄積が防止される製造方法に関する。
ｌｂｌ 技術の背景
半導体装置の動作速度の向上、消費電力の低減などを目
的として、従来のシリコン（Ｓりよりキャリアの移動度
が大きい砒化ガリウム（ＧａＡｓ ）などの化合物半導
体を用いる半導体装置が開発されている。これらの化合
物半導体はその抵抗率を例えば１０８（Ω・眞〕程度の
半絶縁性とすることが可能であって、これを基板に用い
て半導体末子の寄生容量を低減して高速度、高集積化の
効果を得ている。
的として、従来のシリコン（Ｓりよりキャリアの移動度
が大きい砒化ガリウム（ＧａＡｓ ）などの化合物半導
体を用いる半導体装置が開発されている。これらの化合
物半導体はその抵抗率を例えば１０８（Ω・眞〕程度の
半絶縁性とすることが可能であって、これを基板に用い
て半導体末子の寄生容量を低減して高速度、高集積化の
効果を得ている。
また半導体装置の高集積化、高速化などのためにパター
ンの微細化を目的とする半導体装置の製造方法の改善が
強力に推進されており、例えば光の波動性によるパター
ン精度の限界を超えるリソグラフィ法の描画が電子線露
光によって可能となっている。更に半導体基体上のパタ
ーンを電子線によって直接描画することにより、半導体
装置の設計から製作までのターンアラウンドタイムの大
幅な短縮が可能となる。
ンの微細化を目的とする半導体装置の製造方法の改善が
強力に推進されており、例えば光の波動性によるパター
ン精度の限界を超えるリソグラフィ法の描画が電子線露
光によって可能となっている。更に半導体基体上のパタ
ーンを電子線によって直接描画することにより、半導体
装置の設計から製作までのターンアラウンドタイムの大
幅な短縮が可能となる。
（ｃｌ 従来技術と問題点
半導体基体上に電子線用レジスト膜を設けて、該レジス
ト膜に電子線の選択的照射によってパターンの描画を行
なう際に、レジスト膜乃至半導体基体表面近傍に負電荷
が蓄積されて、これによって形成される電界が入射する
電子線に作用することが知られている。この作用は例え
ばパターンが局部的に集中して電子線照射量が他の部分
より多い領域、或いはレジスト膜下に既に形成されてい
るパターンによって高さなどの差のある領域等の近傍に
おいては特に影響が大きく、要求描画精度が一般に０．
０５乃至０．１〔μ簿〕程度であるのに対して、例えば
０．５〔μｍ〕程度、°大きい場合には数〔μ篤〕に達
する偏向或いは走査飛越しがしばしば発生する。
ト膜に電子線の選択的照射によってパターンの描画を行
なう際に、レジスト膜乃至半導体基体表面近傍に負電荷
が蓄積されて、これによって形成される電界が入射する
電子線に作用することが知られている。この作用は例え
ばパターンが局部的に集中して電子線照射量が他の部分
より多い領域、或いはレジスト膜下に既に形成されてい
るパターンによって高さなどの差のある領域等の近傍に
おいては特に影響が大きく、要求描画精度が一般に０．
０５乃至０．１〔μ簿〕程度であるのに対して、例えば
０．５〔μｍ〕程度、°大きい場合には数〔μ篤〕に達
する偏向或いは走査飛越しがしばしば発生する。
この問題点に対処するために、Ｓ鳳基板への電子線によ
る描画工程では既に次の′＃積電荷を放電させる手段が
一般的に行なわれている。
る描画工程では既に次の′＃積電荷を放電させる手段が
一般的に行なわれている。
【イ＋ Ｓｔ基板と基板カセットとの間の接触圧力を増
加する。
加する。
（ｏｆ Ｓｉ基板裏面の絶縁性皮膜を除去する。
ｌ／１ 基板カセットに装着されたＳｉ基板上に設けら
れたレジスト膜に金属針を接触させ、放電装置から箪圧
を印加することにより、８ｉａツトとが接触する部分の
醒化膜又はレジスト膜に絶紗破項を起させる。
れたレジスト膜に金属針を接触させ、放電装置から箪圧
を印加することにより、８ｉａツトとが接触する部分の
醒化膜又はレジスト膜に絶紗破項を起させる。
更にサブミクロン級のパターニングの要求に対しては、
次段階の方法として次の方法が知られている。
次段階の方法として次の方法が知られている。
ＦＩＳＩ基板表面に形成したレジスト膜上に更にアルミ
ニウム（Ａｔ）又は炭素（Ｑ等の薄膜を形成し、この薄
膜を接地する。
ニウム（Ａｔ）又は炭素（Ｑ等の薄膜を形成し、この薄
膜を接地する。
（ホ）金（Ａｕ）又はｋｌ等の導電性金属をＳｉ基板表
面のスクライブライン上に被着する。
面のスクライブライン上に被着する。
しかしながら大規模半導体集積回路装置等の製造工程に
おいてはりソグラフィ法は多数回実施され、前記に）の
方法による導電性薄膜を毎回形成することは煩雑であり
、又、（ホの半導体基板面上に金属薄膜を形成する方法
なＧａＡｓ等の化合物半導体に適用するためには、高温
プロセスを避けて金属と化合物半導体との間の合金化を
防ぐことが必要である。
おいてはりソグラフィ法は多数回実施され、前記に）の
方法による導電性薄膜を毎回形成することは煩雑であり
、又、（ホの半導体基板面上に金属薄膜を形成する方法
なＧａＡｓ等の化合物半導体に適用するためには、高温
プロセスを避けて金属と化合物半導体との間の合金化を
防ぐことが必要である。
電子線露光によるレジストパターンの形成がＧａＡｓ等
の半絶縁性化合物半導体基板又は半絶縁性３− 上に実施される場合には、先に述べた蓄積電荷の影響が
別基板の場合より更に顕著となる。すなわち８ｉ半導体
基板はその抵抗率が例えば１０２〔Ω・鑞〕程度である
のに対して、半絶縁性ＧａＡｓ基板の抵抗率は１０７乃
至１０８〔Ω・α〕程度に高められているために電荷が
蓄積され易い。
の半絶縁性化合物半導体基板又は半絶縁性３− 上に実施される場合には、先に述べた蓄積電荷の影響が
別基板の場合より更に顕著となる。すなわち８ｉ半導体
基板はその抵抗率が例えば１０２〔Ω・鑞〕程度である
のに対して、半絶縁性ＧａＡｓ基板の抵抗率は１０７乃
至１０８〔Ω・α〕程度に高められているために電荷が
蓄積され易い。
以上のことから、半絶縁性化合物半導体基板を含む半導
体一体に電子線リングラフィ法によってサブミクロン級
のパターンを得るためには、半導体基板の半絶縁性によ
る蓄積電荷への影響を低減Ｉ５ｔ： する手段が狡要とされている。
体一体に電子線リングラフィ法によってサブミクロン級
のパターンを得るためには、半導体基板の半絶縁性によ
る蓄積電荷への影響を低減Ｉ５ｔ： する手段が狡要とされている。
更に電子線露光のみならず、パターンの描画をイオンビ
ームで行なう場合或いはイオン注入法による不純物導入
、巷に半導体基体面上にマスクを設けることなく選択的
にイオンビームな照射するいわゆるマスクレスイオン注
入などの荷電粒子線を用いる製造工程においても、電荷
の蓄積を低減する手段が要望されている。
ームで行なう場合或いはイオン注入法による不純物導入
、巷に半導体基体面上にマスクを設けることなく選択的
にイオンビームな照射するいわゆるマスクレスイオン注
入などの荷電粒子線を用いる製造工程においても、電荷
の蓄積を低減する手段が要望されている。
Ｉｄ） 発明の目的
４一
本発明は、半絶縁性化合物半導体基板を用いる半導体装
置について、電子線露光その他の荷電粒子線を照射する
製造工程における該半導体基板の半絶縁性による蓄積電
荷への影響を低減する製造方法を提供することを目的と
する。
置について、電子線露光その他の荷電粒子線を照射する
製造工程における該半導体基板の半絶縁性による蓄積電
荷への影響を低減する製造方法を提供することを目的と
する。
（ｅｌ 発明の構成
本発明の前記目的は、半絶縁性化合物半導体基板を含む
半導体基体の第１の主面上又は該面丁に荷電粒子線を照
射するに除して、該第１の主面の反対面である前記牛絶
縁性基板面上又は該面下に該中絶縁性基板より高導電率
の導電層を設けて、該導電層を介して該牛絶縁性基板外
へ電荷を導く半導体装置の製造方法により達成される。
半導体基体の第１の主面上又は該面丁に荷電粒子線を照
射するに除して、該第１の主面の反対面である前記牛絶
縁性基板面上又は該面下に該中絶縁性基板より高導電率
の導電層を設けて、該導電層を介して該牛絶縁性基板外
へ電荷を導く半導体装置の製造方法により達成される。
なお前記導電層を前記半絶縁性基板面上に設ける手段と
しては、金属もしくは他の高導電率材料よりなる皮膜な
被着し、或いは高不純物濃度のエピタキシャル成長層を
成長するなどの方法を適用することができ、該基板面下
に設ける手段としては、不純物のイオン注入或いは拡散
等による高導電率層形成方法などを適用することができ
る。なお金属皮膜を被着する場合等において高濃度に不
純物を導入した半導体層を予め形成することにより、半
導体と金属皮膜との間の接触抵抗が低減されてより良好
な効果を得ることができる。
しては、金属もしくは他の高導電率材料よりなる皮膜な
被着し、或いは高不純物濃度のエピタキシャル成長層を
成長するなどの方法を適用することができ、該基板面下
に設ける手段としては、不純物のイオン注入或いは拡散
等による高導電率層形成方法などを適用することができ
る。なお金属皮膜を被着する場合等において高濃度に不
純物を導入した半導体層を予め形成することにより、半
導体と金属皮膜との間の接触抵抗が低減されてより良好
な効果を得ることができる。
げ）発明の実施例
以下本発明を実施例により図面を参照して具体的に説明
する。
する。
第１図乃至第１０図はＧａＡｓシ曹ットキゲート電界効
果トランジスタ（ＧａＡｓ ＭＥＳＦ Ｅ ’Ｉ’ ）
を本発明を適用して製造する実施例を示す工程順断面図
である。
果トランジスタ（ＧａＡｓ ＭＥＳＦ Ｅ ’Ｉ’ ）
を本発明を適用して製造する実施例を示す工程順断面図
である。
第１図参照
従来技術による洗浄等の前処理が終了した半絶縁性Ｇａ
Ａｓ基板１（７）ＭＩｉｔＳ１３Ｔ素子形成面上に、例
えば二酸化シリコン（Ｓｉｎｇ）による保農膜２を厚さ
０．１〔μｍ〕程度に設ける。
Ａｓ基板１（７）ＭＩｉｔＳ１３Ｔ素子形成面上に、例
えば二酸化シリコン（Ｓｉｎｇ）による保農膜２を厚さ
０．１〔μｍ〕程度に設ける。
次いで基板１の裏面に例えばシリコンイオン（ＳＮ＋ｊ
をエネルギー１００１：ＫｅＶ）、ドーズ量Ｉ Ｘ １
０１３（、，４）程度に注入し、例えば温度８００（’
Ｃ）、時間１５分間程度の加熱処理を行なって活性化す
ることによって、本発明の特徴とする導電層３を形成す
る。
をエネルギー１００１：ＫｅＶ）、ドーズ量Ｉ Ｘ １
０１３（、，４）程度に注入し、例えば温度８００（’
Ｃ）、時間１５分間程度の加熱処理を行なって活性化す
ることによって、本発明の特徴とする導電層３を形成す
る。
本実施例の導電層３の面積抵抗率は４（ＫΩ口〕程度で
ある。
ある。
第２図及び第３図参照
保護膜２を除去して電子線レジストを例えば厚さ６００
〔ｎｍ）程度に塗布し、プリベーキングを行なってレジ
スト膜４を形成する。次いで電子線直接描画を例えばド
ーズ量Ｉ Ｘ １０”−’（Ｃ／ＩＩ）程度で行ない現
像処理を行なって、能動層窓４ａを形成する。
〔ｎｍ）程度に塗布し、プリベーキングを行なってレジ
スト膜４を形成する。次いで電子線直接描画を例えばド
ーズ量Ｉ Ｘ １０”−’（Ｃ／ＩＩ）程度で行ない現
像処理を行なって、能動層窓４ａを形成する。
前記電子線描画ｌこよって電子線レジスト膜４には電荷
が一且蓄積されるが、接地電位にある導電層３との間に
最短距離で勾配の大きい電位差を生じて、半絶縁性基板
１の有する導電性によってこの電荷の蓄積は速に消滅す
る。
が一且蓄積されるが、接地電位にある導電層３との間に
最短距離で勾配の大きい電位差を生じて、半絶縁性基板
１の有する導電性によってこの電荷の蓄積は速に消滅す
る。
第４図及び第５図参照
能動層窓４ｍが形成されたレジスト膜４をマスクとして
、イオン注入法により例えばＳｉイオンをエネルギー８
０（Ｋｅｙ）、ドーズ量３×１０１２〔ｃＩｃつ程度に
、能動層５領域注入する。この注入イオン７− による電荷についても先に述べた如く容易に放電される
。次いで５１０７等による保護膜６を設けて前記例と同
様の活性化加熱処理を行ない、能動層５を形成する。
、イオン注入法により例えばＳｉイオンをエネルギー８
０（Ｋｅｙ）、ドーズ量３×１０１２〔ｃＩｃつ程度に
、能動層５領域注入する。この注入イオン７− による電荷についても先に述べた如く容易に放電される
。次いで５１０７等による保護膜６を設けて前記例と同
様の活性化加熱処理を行ない、能動層５を形成する。
第６図及び第７図参照
電子線レジスト膜７を例えば厚さ８００（ｎｍ）程度に
設けて、電子線描画を例えばドーズ量１×１０−’（０
７ｍ）程度で行ない現像処理を行なって、ソース及びド
レイン電極窓７ａ及び７ｂを形成する。
設けて、電子線描画を例えばドーズ量１×１０−’（０
７ｍ）程度で行ない現像処理を行なって、ソース及びド
レイン電極窓７ａ及び７ｂを形成する。
次いで例えば金、ゲルマニ・ラム（Ａｕ Ｇｅ ）及び
金（Ａｕ）を連続して蒸着するなどの方法によって金属
膜８を厚さ例えば４００（ｎｍ）程度に形成し、レジス
ト膜７を剥離除去することによって金属膜８をリフトオ
フ法、加熱処理によって金属膜８とＧａＡｓ半導体との
間の合金化を行なって、ソース電極９及びドレイン電極
１０を形成する。
金（Ａｕ）を連続して蒸着するなどの方法によって金属
膜８を厚さ例えば４００（ｎｍ）程度に形成し、レジス
ト膜７を剥離除去することによって金属膜８をリフトオ
フ法、加熱処理によって金属膜８とＧａＡｓ半導体との
間の合金化を行なって、ソース電極９及びドレイン電極
１０を形成する。
第８図乃至第１０図参照
電子線レジスト膜１１を例えば厚さ１〔μｍ〕程度に設
けて、電子線描画を例えばドーズ量ｌＸｌ０’８− 〔Ｃ々 〕程度で行ない現像処理を行なって、ゲート電
極窓１１ａを形成する。
けて、電子線描画を例えばドーズ量ｌＸｌ０’８− 〔Ｃ々 〕程度で行ない現像処理を行なって、ゲート電
極窓１１ａを形成する。
次いで例えばチタン（Ｔｉ）、白金（Ｐり及び金（Ａｕ
）を順次蒸着するなどの方法によって金属膜１２を厚さ
例えば８００（ｎｍ）程度に形成し、リフトオフ法によ
りレジスト膜１１を剥離除去してゲート電極１３を形成
する。
）を順次蒸着するなどの方法によって金属膜１２を厚さ
例えば８００（ｎｍ）程度に形成し、リフトオフ法によ
りレジスト膜１１を剥離除去してゲート電極１３を形成
する。
以上の如く本発明を適用してＧａ Ａｓ ＭｌｉＳ Ｆ
ＥＴ素末子完成するが、導電層３を残置するか除去す
るかは任意である。
ＥＴ素末子完成するが、導電層３を残置するか除去す
るかは任意である。
前記製造工程において、各電極のパターンを決定するレ
ジストマスクの電子線描画が重要であるが、先に説明し
た如く本発明によって蓄積電荷による電界を生じないた
めに、前記実施例において、ゲート長０．５±０．１〔
μｍ〕、ソース電極側の電極間隙０．２±０．０５（μ
ｔｔｔ〕、ドレイン電極側の電極間隙０．５±０．１〔
μｍ〕のパターン精度が得られた。
ジストマスクの電子線描画が重要であるが、先に説明し
た如く本発明によって蓄積電荷による電界を生じないた
めに、前記実施例において、ゲート長０．５±０．１〔
μｍ〕、ソース電極側の電極間隙０．２±０．０５（μ
ｔｔｔ〕、ドレイン電極側の電極間隙０．５±０．１〔
μｍ〕のパターン精度が得られた。
導電層３は先に説明した如き種々の構造とすることが可
能である。またゲート電極に位置整合して不純物イオン
注入を行なう構造のＭＥ８ＦＥＴについても同様の効果
が得られ、この様なＭＥＳ ＦＥＴ′Ｉｋ素子と、する
集積回路装置、或いはへテロ接合界面によって不純物導
入領域と電子が移動する領域とを空間的に分離した高電
子移動度電界効果トランジスタ及びその集積回路装置な
ど−ごついても本発明によって同様の効果が得られる。
能である。またゲート電極に位置整合して不純物イオン
注入を行なう構造のＭＥ８ＦＥＴについても同様の効果
が得られ、この様なＭＥＳ ＦＥＴ′Ｉｋ素子と、する
集積回路装置、或いはへテロ接合界面によって不純物導
入領域と電子が移動する領域とを空間的に分離した高電
子移動度電界効果トランジスタ及びその集積回路装置な
ど−ごついても本発明によって同様の効果が得られる。
更に前記実施例においては、電子線による描画及びマス
クを用いるイオン注入において荷電粒子照射が行なわれ
ているが、例えばマスクレスイオン注入或いはイオンビ
ームによる描画等の荷電粒子を用いる加工方法について
も、本発明によって同様の効果が得られる。
クを用いるイオン注入において荷電粒子照射が行なわれ
ているが、例えばマスクレスイオン注入或いはイオンビ
ームによる描画等の荷電粒子を用いる加工方法について
も、本発明によって同様の効果が得られる。
＋ｇ’＋ 発明の詳細
な説明した如く本発明によれば、半絶縁性基板が用いら
れる化合物半導体装置の製造工程における荷電粒子線を
応用する加工に際して、蓄積される電荷による電界の乱
れが防止されて精確なパか１１ ターンＩ実現され、高性能の半導体装置を提供すること
が可能となる。
れる化合物半導体装置の製造工程における荷電粒子線を
応用する加工に際して、蓄積される電荷による電界の乱
れが防止されて精確なパか１１ ターンＩ実現され、高性能の半導体装置を提供すること
が可能となる。
第１図乃至第１０１ｉ９は本発明の実施例を示す工程顆
断面図である。 図において、１は半絶縁性ＧａＡｓ基板、３は導電層、
４，７及び１１は電子線レジスト膜、５は能動層、９は
ソース電極、１０はドレイン電極、１３はゲート電極を
示す。 １１− 峯Ｉ酊 １２− 屑し／−閉 。 県７酊
断面図である。 図において、１は半絶縁性ＧａＡｓ基板、３は導電層、
４，７及び１１は電子線レジスト膜、５は能動層、９は
ソース電極、１０はドレイン電極、１３はゲート電極を
示す。 １１− 峯Ｉ酊 １２− 屑し／−閉 。 県７酊
Claims (1)
- 半絶縁性化合物半導体基板を含む半導体基体の第１の主
面上又は該面下に荷電粒子線を照射するに際して、該第
１の主面の反対面である前記半絶縁性基板面上又は該面
下に該半絶縁性基板より高導電率の導電層を設けて、該
導電層を介して該半絶縁性基板外へ電荷を導くことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159549A JPS6052019A (ja) | 1983-08-31 | 1983-08-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159549A JPS6052019A (ja) | 1983-08-31 | 1983-08-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6052019A true JPS6052019A (ja) | 1985-03-23 |
Family
ID=15696168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58159549A Pending JPS6052019A (ja) | 1983-08-31 | 1983-08-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6052019A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534478A (en) * | 1978-09-01 | 1980-03-11 | Nec Corp | Forming pattern |
| JPS5596951A (en) * | 1979-01-17 | 1980-07-23 | Mitsubishi Electric Corp | Negative for photomask |
| JPS5799738A (en) * | 1980-12-12 | 1982-06-21 | Toshiba Corp | Charged beam exposure method |
-
1983
- 1983-08-31 JP JP58159549A patent/JPS6052019A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534478A (en) * | 1978-09-01 | 1980-03-11 | Nec Corp | Forming pattern |
| JPS5596951A (en) * | 1979-01-17 | 1980-07-23 | Mitsubishi Electric Corp | Negative for photomask |
| JPS5799738A (en) * | 1980-12-12 | 1982-06-21 | Toshiba Corp | Charged beam exposure method |
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