JPS6177325A - パタ−ン形成方法 - Google Patents
パタ−ン形成方法Info
- Publication number
- JPS6177325A JPS6177325A JP59198807A JP19880784A JPS6177325A JP S6177325 A JPS6177325 A JP S6177325A JP 59198807 A JP59198807 A JP 59198807A JP 19880784 A JP19880784 A JP 19880784A JP S6177325 A JPS6177325 A JP S6177325A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- gate
- resist film
- substrate
- cross
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Electrodes Of Semiconductors (AREA)
- Weting (AREA)
- Electron Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパターン形成方法、例えばＭＯ５型電界効果ト
ランジスタ（ＭＯＳ ＦＥＴ ）のゲート形成において
、ゲート長を短かく、ゲート抵抗の増加を抑えるために
開発された断面Ｔ字型ゲートを、従来より少ない工程数
で形成する方法に関する。
ランジスタ（ＭＯＳ ＦＥＴ ）のゲート形成において
、ゲート長を短かく、ゲート抵抗の増加を抑えるために
開発された断面Ｔ字型ゲートを、従来より少ない工程数
で形成する方法に関する。
？ＩＯＳ ＰＥＴのゲート長を小にし、かつ、ゲート抵
抗の増加を抑える目的で、ゲートを断面Ｔ字型に形成し
てゲート長を細くし、ゲート面積を大にして低抵抗化を
図る技術が研究されている。
抗の増加を抑える目的で、ゲートを断面Ｔ字型に形成し
てゲート長を細くし、ゲート面積を大にして低抵抗化を
図る技術が研究されている。
かかる技術を第３図の断面図を参照して説明すると、先
ず第３図（ａｌに示される如く、基板３１上に低感度レ
ジストを被着して下層レジスト膜３２を形成する。
ず第３図（ａｌに示される如く、基板３１上に低感度レ
ジストを被着して下層レジスト膜３２を形成する。
次に第３図（ｂｌに示される如く、下層レジスト膜３２
の上に高感度レジストを被着して上層レジスト膜３３を
形成する。
の上に高感度レジストを被着して上層レジスト膜３３を
形成する。
次いで第３図ｔｅｌに示される如く荷電ビーム３４（１
１ビーム、イオンビームなど）を照射する。
１ビーム、イオンビームなど）を照射する。
次に、高感度レジストのみを現像する液を用いて上層レ
ジスト膜３３を現像すると、第３図＋ｄ＋に示される上
層レジスト膜のパターンが得られる。
ジスト膜３３を現像すると、第３図＋ｄ＋に示される上
層レジスト膜のパターンが得られる。
次いで第３図（ｅ）に示される如く低感度レジストのみ
を現像する液を用いて下層レジスト膜３２のバターニン
グをなす。
を現像する液を用いて下層レジスト膜３２のバターニン
グをなす。
次いで、第３図（ｆｌに示される如く、例えばスパッタ
または茎着法でゲート材ｔ１３５を堆積する。
または茎着法でゲート材ｔ１３５を堆積する。
最後にリフトオフ法でレジストを除去し、第３図ｆｇｌ
に示されるゲート３５Ｇを形成する。ゲート３５Ｇは図
示の如く断面Ｔ字型で、基板３１と接触する部分（ゲー
ト長）は細く、しかもゲート全体としては十分な面積を
４）つものである。
に示されるゲート３５Ｇを形成する。ゲート３５Ｇは図
示の如く断面Ｔ字型で、基板３１と接触する部分（ゲー
ト長）は細く、しかもゲート全体としては十分な面積を
４）つものである。
〔発明が１１１７決しようとする問題点〕前記した断面
Ｔ字型ゲートを加工する従来方法においては、基板上に
感度の異なるレジストを２層形成する。この２Ｆｉのレ
ジストのうち、上層を高移度、下層は低感度の解像度の
ものとし、露光後、上層レジストのみを現像する液で上
層レジスト膜をパターニングし、次に下層レジストのみ
の現＠！液で下層レジスｌ−ＭＷをパターニングし、蒸
着またはスパッタによりゲート材料を堆積し、リフトオ
フ法でレジストを除去して断面Ｔ字型ゲートを形成する
ものである。かくして、２層のレジスト１９を形成し、
現像液を使い分けて２度現像しなければならず工程数が
多くなる点に問題がある。
Ｔ字型ゲートを加工する従来方法においては、基板上に
感度の異なるレジストを２層形成する。この２Ｆｉのレ
ジストのうち、上層を高移度、下層は低感度の解像度の
ものとし、露光後、上層レジストのみを現像する液で上
層レジスト膜をパターニングし、次に下層レジストのみ
の現＠！液で下層レジスｌ−ＭＷをパターニングし、蒸
着またはスパッタによりゲート材料を堆積し、リフトオ
フ法でレジストを除去して断面Ｔ字型ゲートを形成する
ものである。かくして、２層のレジスト１９を形成し、
現像液を使い分けて２度現像しなければならず工程数が
多くなる点に問題がある。
〔問題点をｈ１″決″４−るための手段〕本発明は上記
問題点を解消したパターン形成方法を提伊するもので、
その手段は、基板上に形成されたレジスト膜の所定面積
にわたって該レジストＩＫ！の途中まで現像されうる程
度に＠電ビームの照射を行う工程、前記面積内のより狭
い面積にわたって該レジスト膜のすべてを現像する程度
に前記荷電ビームの照射を行う工程、レジストを現像し
露光部分を除去する工程、全面にゲート形成材料を堆積
する工程、およびリフトオフにより残存レジストとその
上のゲート形成材料を除去する工程を含むことを特徴と
するパターン形成方法によってなされる。
問題点を解消したパターン形成方法を提伊するもので、
その手段は、基板上に形成されたレジスト膜の所定面積
にわたって該レジストＩＫ！の途中まで現像されうる程
度に＠電ビームの照射を行う工程、前記面積内のより狭
い面積にわたって該レジスト膜のすべてを現像する程度
に前記荷電ビームの照射を行う工程、レジストを現像し
露光部分を除去する工程、全面にゲート形成材料を堆積
する工程、およびリフトオフにより残存レジストとその
上のゲート形成材料を除去する工程を含むことを特徴と
するパターン形成方法によってなされる。
上記方法は、ＭＯＳ ＦＥＴのゲート形成において、基
板上にただ１層のレジス）ＩＱを形成し、ゲートを形成
する所定の部分に、荷電ビームにより、前記レジスト膜
の途中まで現像（レジスト除去）される程度に露光し、
次いで前記の如く露光したしく４） シスト面積内においてそれより狭い面積のレジスト膜が
すべて現像（レジスｌ去）される程度に露光し、現＠後
、上が広く下が狭い空間となった断面形状のレジストパ
ターンを形成し、しかる後にゲート材料の堆積を行い、
リフトオフによって所望の断面Ｔ字型のゲートを形成す
るものである。
板上にただ１層のレジス）ＩＱを形成し、ゲートを形成
する所定の部分に、荷電ビームにより、前記レジスト膜
の途中まで現像（レジスト除去）される程度に露光し、
次いで前記の如く露光したしく４） シスト面積内においてそれより狭い面積のレジスト膜が
すべて現像（レジスｌ去）される程度に露光し、現＠後
、上が広く下が狭い空間となった断面形状のレジストパ
ターンを形成し、しかる後にゲート材料の堆積を行い、
リフトオフによって所望の断面Ｔ字型のゲートを形成す
るものである。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
本出願人に所ヱする研究者グループは、イオンビームに
よるレジスト ＰＭＭＡの露光特性につき、イオン種と
してＨ’ 、Ｆ ” 、Ａｓ”を用いた場合の露光可能
なレジスト膜について測定をなし、第２図に示される結
果を得た（日本学術振興会第１３２委員会第８１回研究
会試ｆ−ｔ （５７，９，２４） ）。
よるレジスト ＰＭＭＡの露光特性につき、イオン種と
してＨ’ 、Ｆ ” 、Ａｓ”を用いた場合の露光可能
なレジスト膜について測定をなし、第２図に示される結
果を得た（日本学術振興会第１３２委員会第８１回研究
会試ｆ−ｔ （５７，９，２４） ）。
第２図において、横軸には加速エネルギーをＫｅＶで示
し、縦軸には除去されたレジストの厚さをμｍで示し、
曲線Ｈ＋はイオンｆｆｆｉＨ″″、ドーズＪｆ １．６
Ｘ １Ｏ−５Ｃ／ ｃｍ’ 、曲線Ｆ＋はイオン種Ｆ
＋、ドーズ量１．Ｉ Ｘ １０ ”” Ｃ／ ｃｍ２
の場合の加速エネルギーと除去されるレジスト膜厚の関
係を示す。
し、縦軸には除去されたレジストの厚さをμｍで示し、
曲線Ｈ＋はイオンｆｆｆｉＨ″″、ドーズＪｆ １．６
Ｘ １Ｏ−５Ｃ／ ｃｍ’ 、曲線Ｆ＋はイオン種Ｆ
＋、ドーズ量１．Ｉ Ｘ １０ ”” Ｃ／ ｃｍ２
の場合の加速エネルギーと除去されるレジスト膜厚の関
係を示す。
Ｈ＋の場合、１μｍのレジスト膜を露光するのに８０Ｋ
ｅＶの加速エネルギーが必要である。感度の高い＾ｒの
場合は０．５μｍの膜厚に３００ Ｋｅν以上の加速エ
ネルギーが必要であり、Ｈ４の方が有利であることが判
明した。そこで、本発明の実施例においては、レジスト
にＰＭＭＡを、また露光にはＨ３イオンビームを用いた
。本発明の方法を実施する工程を以下第１図の断面図を
参照して説明する。
ｅＶの加速エネルギーが必要である。感度の高い＾ｒの
場合は０．５μｍの膜厚に３００ Ｋｅν以上の加速エ
ネルギーが必要であり、Ｈ４の方が有利であることが判
明した。そこで、本発明の実施例においては、レジスト
にＰＭＭＡを、また露光にはＨ３イオンビームを用いた
。本発明の方法を実施する工程を以下第１図の断面図を
参照して説明する。
第１図（ａ）：
基板１上にレジスト（Ｐ聞Ａ）を１μ閣の膜厚に被着し
てレジスト膜２を作り、水素イオン（Ｈ”）３を、ドー
ズＨＨ６Ｘ １０−’ Ｃ／ ｃｍ’ 、加速エネルギ
ー４０Ｋｅνで照射する。第２図を参照すると、このと
きレジスト膜２の表面から０．７μｍの深さまで露光さ
れる。
てレジスト膜２を作り、水素イオン（Ｈ”）３を、ドー
ズＨＨ６Ｘ １０−’ Ｃ／ ｃｍ’ 、加速エネルギ
ー４０Ｋｅνで照射する。第２図を参照すると、このと
きレジスト膜２の表面から０．７μｍの深さまで露光さ
れる。
第１図中）：
引続き、前記したＨ” ３で照射されたレジスト腔の面
積内で、ドーズｍ １．ｆｉ ｘ Ｉｎ −’ Ｃ／
ｃｍ’、加速エネルギー８０ｋｃＶでより狭い面積をｊ
ｊ：ｊ射する。
積内で、ドーズｍ １．ｆｉ ｘ Ｉｎ −’ Ｃ／
ｃｍ’、加速エネルギー８０ｋｃＶでより狭い面積をｊ
ｊ：ｊ射する。
この照射によって、レジス１−は基板に達するまで露光
される。
される。
上記した２度のイオンビーム即射は、可変矩形照射によ
り、先ず第１図（８）に示される広い面留にわたって前
記のイオンビーム照射をなし、次いで、ガスイオン源の
アパチュア（開孔）を狭くして第１図ｆｈｌに示される
照射をなしても、またはベクトルスキャン法によって照
射をなしてもよい。
り、先ず第１図（８）に示される広い面留にわたって前
記のイオンビーム照射をなし、次いで、ガスイオン源の
アパチュア（開孔）を狭くして第１図ｆｈｌに示される
照射をなしても、またはベクトルスキャン法によって照
射をなしてもよい。
第１図（Ｃ）：
次いで、メチルイソブチルケトン（旧［１Ｍ） ：イ
ソブロビルアルコール（ＩＩ’八）＝１：３のン昆合ｉ
ｆｋ中で９０秒現像し、図示のＤ＝０．７．１７ｍ 、
ｄ ＝０．３μｍの断面形状のレジストパターンを形
成する。
ソブロビルアルコール（ＩＩ’八）＝１：３のン昆合ｉ
ｆｋ中で９０秒現像し、図示のＤ＝０．７．１７ｍ 、
ｄ ＝０．３μｍの断面形状のレジストパターンを形
成する。
第１図（ｄ）：
全面にゲート形成材料としてアルミニウム（１）を芦着
し金属石４を０．５μｍ〜１．０μｍの厚さに堆積する
。
し金属石４を０．５μｍ〜１．０μｍの厚さに堆積する
。
代表的なゲート材料としては、メタルではアルミニラム
（八７り、モリブデン（Ｍｏ） 、半導体ではドープし
た多結晶ソリコン（ドープト・ポリシリコン）、ソリコ
ン・メタルではＭｏＳ ｉ２、ＷＳｉ２があり、これら
のいずれかを膜厚０．５μｍ〜１．０μＭに堆積する。
（八７り、モリブデン（Ｍｏ） 、半導体ではドープし
た多結晶ソリコン（ドープト・ポリシリコン）、ソリコ
ン・メタルではＭｏＳ ｉ２、ＷＳｉ２があり、これら
のいずれかを膜厚０．５μｍ〜１．０μＭに堆積する。
第１図（ｅ）：
前記と同し現像液を用いリフトオフ法によってレジスト
を除去すると、断面Ｔ字型のゲー］・４Ｇが得られる。
を除去すると、断面Ｔ字型のゲー］・４Ｇが得られる。
図示のゲート長ｐの寸法は、前記した可変矩形法、ベク
トルスキャン法によりイオンビーム３ａの照射の拡がり
を調整することにより、精度良く設定可能である。
トルスキャン法によりイオンビーム３ａの照射の拡がり
を調整することにより、精度良く設定可能である。
以上説明したように本発明によれば、ＭＯＳ ＦＥＴの
ゲート形成において、ゲート長を小にし、ゲート抵抗の
増加を抑えることの可能な断面Ｔ字型ゲートが、従来よ
りも少ない工程で精度良く形成可能であるので、ＭＯＳ
ＦＥＴの製造歩留りの向上に効果大である。なお、上
記の例はＭＯＳ ＦＥＴのゲート形成にイオンビームを
用いる場合に関するものであるが、本発明の適用範囲は
その場合に限られるものでなく、その他のパターン形成
の場合および電子ビームなどを用いる場合にも及ぶもの
である。
ゲート形成において、ゲート長を小にし、ゲート抵抗の
増加を抑えることの可能な断面Ｔ字型ゲートが、従来よ
りも少ない工程で精度良く形成可能であるので、ＭＯＳ
ＦＥＴの製造歩留りの向上に効果大である。なお、上
記の例はＭＯＳ ＦＥＴのゲート形成にイオンビームを
用いる場合に関するものであるが、本発明の適用範囲は
その場合に限られるものでなく、その他のパターン形成
の場合および電子ビームなどを用いる場合にも及ぶもの
である。
第１図ｔａ＋ないしｆｆｉ＋は本発明の方法を実施する
工程における半導体装置要部の断面図、ｆｆ１２図はイ
オンビームにより露光可能なレジスト膜厚を示す線図、
第３図は従来例方法の第１図に類似の断面図である。 図中、■は基板、２はレジスト膜、３，３ａはイオンビ
ーム、４はゲートメタル材料、４Ｇはゲート、をそれぞ
れ示す。 第１図 第２図 一訂一］ ′２□１ 第３図 第３図
工程における半導体装置要部の断面図、ｆｆ１２図はイ
オンビームにより露光可能なレジスト膜厚を示す線図、
第３図は従来例方法の第１図に類似の断面図である。 図中、■は基板、２はレジスト膜、３，３ａはイオンビ
ーム、４はゲートメタル材料、４Ｇはゲート、をそれぞ
れ示す。 第１図 第２図 一訂一］ ′２□１ 第３図 第３図
Claims (1)
- 基板上に形成されたレジスト膜の所定面積にわたって
該レジスト膜の途中まで現像されうる程度に荷電ビーム
の照射を行う工程、前記面積内のより狭い面積にわたっ
て該レジスト膜のすべてを現像する程度に前記荷電ビー
ムの照射を行う工程、レジストを現像し露光部分を除去
する工程、全面にゲート形成材料を堆積する工程、およ
びリフトオフにより残存レジストとその上のゲート形成
材料を除去する工程を含むことを特徴とするパターン形
成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198807A JPS6177325A (ja) | 1984-09-21 | 1984-09-21 | パタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198807A JPS6177325A (ja) | 1984-09-21 | 1984-09-21 | パタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6177325A true JPS6177325A (ja) | 1986-04-19 |
Family
ID=16397232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59198807A Pending JPS6177325A (ja) | 1984-09-21 | 1984-09-21 | パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6177325A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206171A (ja) * | 1989-02-06 | 1990-08-15 | Nec Corp | 半導体装置及びその製造方法 |
| JPH0465817A (ja) * | 1990-07-06 | 1992-03-02 | Mitsubishi Electric Corp | 電子ビーム露光装置及び露光方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5618421A (en) * | 1979-07-19 | 1981-02-21 | Hughes Aircraft Co | Method of manufacturing semiconductor device using electron beam |
| JPS5740928A (en) * | 1980-08-25 | 1982-03-06 | Mitsubishi Electric Corp | Processing method of resist |
-
1984
- 1984-09-21 JP JP59198807A patent/JPS6177325A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5618421A (en) * | 1979-07-19 | 1981-02-21 | Hughes Aircraft Co | Method of manufacturing semiconductor device using electron beam |
| JPS5740928A (en) * | 1980-08-25 | 1982-03-06 | Mitsubishi Electric Corp | Processing method of resist |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206171A (ja) * | 1989-02-06 | 1990-08-15 | Nec Corp | 半導体装置及びその製造方法 |
| JPH0465817A (ja) * | 1990-07-06 | 1992-03-02 | Mitsubishi Electric Corp | 電子ビーム露光装置及び露光方法 |
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