JPS60236244A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60236244A JPS60236244A JP59092334A JP9233484A JPS60236244A JP S60236244 A JPS60236244 A JP S60236244A JP 59092334 A JP59092334 A JP 59092334A JP 9233484 A JP9233484 A JP 9233484A JP S60236244 A JPS60236244 A JP S60236244A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film
- layer
- separation
- wide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法、特に半導体装置の素子
間分離方法に関するものである。
間分離方法に関するものである。
従来例の構成上その問題点
従来、半導体装置の素子間分離方法として絶縁物を分離
溝に埋め込む方式がある。その従来技術の一例を第１図
Ｋ ｊ 、９説明する。シリコン基板１上にホトエツチ
ング技術を用いて深さ約１μｍからなる分離溝２．３を
形成する（第１図人）。次にｃｖＤ法等によシ約１μｍ
の厚さの絶縁物４を堆積する。この時分離溝２の分離幅
は約０．５〜２μｍであり、捷た分離溝３の分離幅は数
１０〜数１００μｍあり第１図Ｂ Ｉｆ（示した様に狭
い分離溝２土の絶縁物２人はほとんど平坦に埋まるが、
分離溝３」−の絶縁物３ＡＶｉ分離溝３の深さとほぼ同
じ深さの段差５がＡ三しる。
溝に埋め込む方式がある。その従来技術の一例を第１図
Ｋ ｊ 、９説明する。シリコン基板１上にホトエツチ
ング技術を用いて深さ約１μｍからなる分離溝２．３を
形成する（第１図人）。次にｃｖＤ法等によシ約１μｍ
の厚さの絶縁物４を堆積する。この時分離溝２の分離幅
は約０．５〜２μｍであり、捷た分離溝３の分離幅は数
１０〜数１００μｍあり第１図Ｂ Ｉｆ（示した様に狭
い分離溝２土の絶縁物２人はほとんど平坦に埋まるが、
分離溝３」−の絶縁物３ＡＶｉ分離溝３の深さとほぼ同
じ深さの段差５がＡ三しる。
次にホトリソ用感光性レジスト膜６を厚さ約１μｍ塗布
する。この時狭い分離部２人のレジス］・Ｍ６Ｖｉはぼ
完全に平坦となる。また広い分離部３Ａ上のレジスト膜
６はわずかに埋め込壕れ厚くなるが段差部５人は残る（
第１図Ｃ）。次にリアクティブイオンエツチング法によ
り、エツチングガスＣ３’８またはＣＨＦ ３と０２ノ
約３０：１の混合比のプラズマ雰囲気中でイオン７によ
ってレジスト膜６および絶縁膜４を同時にエツチングし
ていき、シリコン基板１が露出した段階でエツチングを
終了する（第３図Ｄ）。この時、２，３μｍ 程度捷で
の比較的狭い分離領域２人けを１ぼ完全に平坦な状態で
絶縁膜を埋め込むことは可能であるが、数１００／１ｍ
もある広い分離領域３Ｂの部分はほとんど埋め込むこ
とは不可能である。
する。この時狭い分離部２人のレジス］・Ｍ６Ｖｉはぼ
完全に平坦となる。また広い分離部３Ａ上のレジスト膜
６はわずかに埋め込壕れ厚くなるが段差部５人は残る（
第１図Ｃ）。次にリアクティブイオンエツチング法によ
り、エツチングガスＣ３’８またはＣＨＦ ３と０２ノ
約３０：１の混合比のプラズマ雰囲気中でイオン７によ
ってレジスト膜６および絶縁膜４を同時にエツチングし
ていき、シリコン基板１が露出した段階でエツチングを
終了する（第３図Ｄ）。この時、２，３μｍ 程度捷で
の比較的狭い分離領域２人けを１ぼ完全に平坦な状態で
絶縁膜を埋め込むことは可能であるが、数１００／１ｍ
もある広い分離領域３Ｂの部分はほとんど埋め込むこ
とは不可能である。
この様に従来の埋め込み分離技術では数μｍの輻までし
か平坦に埋め込むことはできず、数１００μ■ある広い
領域を同一の工程で同時に埋め込むことは不ｉｊＪ能で
あるため、マスク工程を追加して別々に狭い領域と広い
領域を埋め込み分離する必要があり、工程が複雑になら
ざるを得す製造上の経済的な問題があった。
か平坦に埋め込むことはできず、数１００μ■ある広い
領域を同一の工程で同時に埋め込むことは不ｉｊＪ能で
あるため、マスク工程を追加して別々に狭い領域と広い
領域を埋め込み分離する必要があり、工程が複雑になら
ざるを得す製造上の経済的な問題があった。
発明の目的
本発明はこのような従来の問題に鑑み、ホトマスク工程
を増加することなく、セルファライン的に幅の狭い分離
と広い分離の両方とも同時に分離する方法を掃供するも
のである。特に集積度の高い高密度ＭＯ３ＬＳＩの素子
間分離に大きな効果を有するものである。
を増加することなく、セルファライン的に幅の狭い分離
と広い分離の両方とも同時に分離する方法を掃供するも
のである。特に集積度の高い高密度ＭＯ３ＬＳＩの素子
間分離に大きな効果を有するものである。
発明の構成
本発明は、半導体基板上に様々な幅をもつ分離溝を形成
後、第１の絶縁膜を堆積し、フッ素系エツチングに耐性
を有する第２の薄膜（例えばチン化ケイ素等）を形成す
る。その後流動性の第３の有機薄膜（例えばレジスト膜
又は、ノリ力フィルムまたは、ポリイミド）を塗布し、
ドライエツチングにより第３の有機薄膜をエツチングし
て第２の薄膜が露出した段階で終了する。この時第３の
有機薄膜を分離部」二に薄く残すことが可能であり、こ
の分離部上の有機薄膜をマスクとして第２の薄膜を選択
的にエツチングして分離部Ｊ−にのみセルファライン的
に第２の薄膜を残し、これをマスクとして、次に第１の
絶縁膜を等方性エツチングによシ選択的に除去する。最
後に分離部上の第３および第２の薄膜を除去することに
より、はぼ完全に平坦な表面が得られ、マスクを用いる
ことなく幅の広い部分及び狭い部分を同時に絶縁分離す
ることがＩＪＪ能となる。
後、第１の絶縁膜を堆積し、フッ素系エツチングに耐性
を有する第２の薄膜（例えばチン化ケイ素等）を形成す
る。その後流動性の第３の有機薄膜（例えばレジスト膜
又は、ノリ力フィルムまたは、ポリイミド）を塗布し、
ドライエツチングにより第３の有機薄膜をエツチングし
て第２の薄膜が露出した段階で終了する。この時第３の
有機薄膜を分離部」二に薄く残すことが可能であり、こ
の分離部上の有機薄膜をマスクとして第２の薄膜を選択
的にエツチングして分離部Ｊ−にのみセルファライン的
に第２の薄膜を残し、これをマスクとして、次に第１の
絶縁膜を等方性エツチングによシ選択的に除去する。最
後に分離部上の第３および第２の薄膜を除去することに
より、はぼ完全に平坦な表面が得られ、マスクを用いる
ことなく幅の広い部分及び狭い部分を同時に絶縁分離す
ることがＩＪＪ能となる。
実施例の説明
以下ＭＯ３型集積回路の製造に関して本発明の実施例を
第２図を用いて詳細に説明する。Ｐ型（１ｏ○）シリコ
ン基板１上にホトエツチング技術を用いて約１μｍの幅
の分離溝２および約１００μｍの幅の分離溝３を深さ約
１μｍで形成したのち、常圧ＣＶＤ法によりＮＳＧ膜４
（ノンドープシリケートガラス）を約１μｍの厚さで堆
積する（第２図Ａ）。
第２図を用いて詳細に説明する。Ｐ型（１ｏ○）シリコ
ン基板１上にホトエツチング技術を用いて約１μｍの幅
の分離溝２および約１００μｍの幅の分離溝３を深さ約
１μｍで形成したのち、常圧ＣＶＤ法によりＮＳＧ膜４
（ノンドープシリケートガラス）を約１μｍの厚さで堆
積する（第２図Ａ）。
この時、狭い分離部２Ａ上の表面はほぼ平坦に堆積され
るが広い分離部３Ａ上には分離溝深さと同等の段差部６
が生じる。
るが広い分離部３Ａ上には分離溝深さと同等の段差部６
が生じる。
次にフッ化水素系のエツチング液に対して耐性を有する
チン化ケイ素膜８を厚さ約０．０４μｍで減圧ＣＶＤ法
を用いて堆積し、次いて流動性を有するキノンジアト系
のポジ型レジスト６を厚さ約１μｍで塗布する（第２図
Ｂ）。この時狭い分離部２人上のレジスト膜６はほぼ完
全に平坦化され、また広い分離部３Ａ上のレジスト膜ｅ
Ａｉｊ：牢−坦にはならないが約２割程度厚くなる。こ
れは高粘度で流動性を有するレジスト膜が段差を緩和す
る効果があるためである。次にこのレジスト膜６を１６
０’Ｃ１０分間の熱処理を施した後０２プラズマ雰囲気
９中でレジスト膜６を全面エツチングし、チン化ケイ素
膜８が露出した状態で終了すると、第２図Ｃに示すよう
に狭い分離部２人上および広い分離部３Ａ上に最小約０
．２７ｘｍ程度の厚さでレジスト膜６Ｂおよび６Ｃが残
る。なお広い分離部３Ａのエッヂ部３Ｃにはより厚くレ
ジスト膜６Ｃが残る（第２図Ｃ）。
チン化ケイ素膜８を厚さ約０．０４μｍで減圧ＣＶＤ法
を用いて堆積し、次いて流動性を有するキノンジアト系
のポジ型レジスト６を厚さ約１μｍで塗布する（第２図
Ｂ）。この時狭い分離部２人上のレジスト膜６はほぼ完
全に平坦化され、また広い分離部３Ａ上のレジスト膜ｅ
Ａｉｊ：牢−坦にはならないが約２割程度厚くなる。こ
れは高粘度で流動性を有するレジスト膜が段差を緩和す
る効果があるためである。次にこのレジスト膜６を１６
０’Ｃ１０分間の熱処理を施した後０２プラズマ雰囲気
９中でレジスト膜６を全面エツチングし、チン化ケイ素
膜８が露出した状態で終了すると、第２図Ｃに示すよう
に狭い分離部２人上および広い分離部３Ａ上に最小約０
．２７ｘｍ程度の厚さでレジスト膜６Ｂおよび６Ｃが残
る。なお広い分離部３Ａのエッヂ部３Ｃにはより厚くレ
ジスト膜６Ｃが残る（第２図Ｃ）。
次にＣＦ４，０２およびＮ２雰囲気中でチン化ケイ素膜
８を上記レジスト膜６Ｂおよび６ＣをマスクとしてＣ，
ＤＪ（ケミカルドライエツチング）により選択除去する
（第２図Ｄ）。
８を上記レジスト膜６Ｂおよび６ＣをマスクとしてＣ，
ＤＪ（ケミカルドライエツチング）により選択除去する
（第２図Ｄ）。
次に分離部に残ったレジスト膜６Ｂお・よび６Ｃ１およ
びチン化ケイ素膜８人、および８Ｂをマスクとしてフッ
化水素およびフン化アンモニウム水溶液によりＮＳＣＳ
Ｃ上エツチングし選択的に除去する。この場合エツチン
グは等方的に起こるため第２図ｆＥｌに示すように狭い
分離部２人上のＮＳＣＳＣ上ほぼ完全に除去されチソ化
ケイ素膜８Ａとレジスト６Ｂけリフトオフさ九て同時に
除去さハる。また広い分離部３人のエッヂ近傍は等方性
エツチングによ剪１ぼ平坦に除去される。
びチン化ケイ素膜８人、および８Ｂをマスクとしてフッ
化水素およびフン化アンモニウム水溶液によりＮＳＣＳ
Ｃ上エツチングし選択的に除去する。この場合エツチン
グは等方的に起こるため第２図ｆＥｌに示すように狭い
分離部２人上のＮＳＣＳＣ上ほぼ完全に除去されチソ化
ケイ素膜８Ａとレジスト６Ｂけリフトオフさ九て同時に
除去さハる。また広い分離部３人のエッヂ近傍は等方性
エツチングによ剪１ぼ平坦に除去される。
次に広い分離部３Ａ上のチツ化ケイ素膜８Ｂおよびレジ
スト膜６Ｃを０２ンリズマ中、続いてＯＦ ４ ｉ０２
、 Ｎ２雰囲気中にてＣ，Ｄ、に法によシ除去すること
で半導体基板１の表面はほぼ完全に平坦になりしかも狭
い分離領域と広い分離領域を同時にマスクを使用するこ
となくセルファライ的に形成することが可能となる。ま
たレジスト膜６に換えて、シリカフィルムやポリイミド
等の流動性を有する材料を用いることも可能である。本
発明者らは上記方法によシ分離幅約２００Ｉ１ｍでも同
様ににぼ平坦に埋め込み分離形成可能であることを確認
した。
スト膜６Ｃを０２ンリズマ中、続いてＯＦ ４ ｉ０２
、 Ｎ２雰囲気中にてＣ，Ｄ、に法によシ除去すること
で半導体基板１の表面はほぼ完全に平坦になりしかも狭
い分離領域と広い分離領域を同時にマスクを使用するこ
となくセルファライ的に形成することが可能となる。ま
たレジスト膜６に換えて、シリカフィルムやポリイミド
等の流動性を有する材料を用いることも可能である。本
発明者らは上記方法によシ分離幅約２００Ｉ１ｍでも同
様ににぼ平坦に埋め込み分離形成可能であることを確認
した。
発明の効果
上記の様に、本発明によればマスク工程を一度経るだけ
の単純な工程により、セルファライ的に狭い分離のみで
なく広い分離も同時にしかも表面を平坦にした状態で形
成できるので、高集積度のＬＳＩの製造に重要な価値を
発揮するものである。
の単純な工程により、セルファライ的に狭い分離のみで
なく広い分離も同時にしかも表面を平坦にした状態で形
成できるので、高集積度のＬＳＩの製造に重要な価値を
発揮するものである。
第１図（Ａｌ−（Ｉｆ）は従来の素子分離法の工程断面
図、第２図（Ａ）〜（Ｆ）は本発明の実施例の素子分離
法の二■二程断面図である。 １・・・・・シリコン基板、２．３・・分離溝、４ ・
・・・絶ＲｐＨ，，８・・チツ化ケイ素膜、６ ・・レ
ジスト膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 第２図 第２−
図、第２図（Ａ）〜（Ｆ）は本発明の実施例の素子分離
法の二■二程断面図である。 １・・・・・シリコン基板、２．３・・分離溝、４ ・
・・・絶ＲｐＨ，，８・・チツ化ケイ素膜、６ ・・レ
ジスト膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 第２図 第２−
Claims (1)
- 半導体基板上に絶縁分離形成用の溝を形成する工程と、
前記基板上に第１層目の絶縁物薄膜を堆積する工程と、
前記第１層目絶縁物薄膜を選択除去するための耐エツチ
ング特性を有する第２層目薄膜を堆積する工程と、流動
性を有する第３層目の有機薄膜を塗布する工程と、前記
第３層目の有機薄膜を前記絶縁分離形成用の溝および断
差部周辺に残して選択除去する工程と、前記有機薄膜を
マスクとして前記第２層目薄膜を選択除去する工程と、
前記有機薄膜および第２層目薄膜をマスクとして前記第
１層目絶縁物薄膜に等方性エツチングを施して前記溝部
のみに平坦に前記絶縁物を残す工程と、前記第２および
第３層目の２層からなる薄膜を除去する工程を含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092334A JPS60236244A (ja) | 1984-05-09 | 1984-05-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092334A JPS60236244A (ja) | 1984-05-09 | 1984-05-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60236244A true JPS60236244A (ja) | 1985-11-25 |
Family
ID=14051491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59092334A Pending JPS60236244A (ja) | 1984-05-09 | 1984-05-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60236244A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876217A (en) * | 1988-03-24 | 1989-10-24 | Motorola Inc. | Method of forming semiconductor structure isolation regions |
| US5173439A (en) * | 1989-10-25 | 1992-12-22 | International Business Machines Corporation | Forming wide dielectric-filled isolation trenches in semi-conductors |
| US5294562A (en) * | 1993-09-27 | 1994-03-15 | United Microelectronics Corporation | Trench isolation with global planarization using flood exposure |
| WO2002095819A3 (en) * | 2001-05-24 | 2003-11-20 | Ibm | Structure and method to preserve sti during etching |
-
1984
- 1984-05-09 JP JP59092334A patent/JPS60236244A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876217A (en) * | 1988-03-24 | 1989-10-24 | Motorola Inc. | Method of forming semiconductor structure isolation regions |
| US5173439A (en) * | 1989-10-25 | 1992-12-22 | International Business Machines Corporation | Forming wide dielectric-filled isolation trenches in semi-conductors |
| US5294562A (en) * | 1993-09-27 | 1994-03-15 | United Microelectronics Corporation | Trench isolation with global planarization using flood exposure |
| WO2002095819A3 (en) * | 2001-05-24 | 2003-11-20 | Ibm | Structure and method to preserve sti during etching |
| JP2004527916A (ja) * | 2001-05-24 | 2004-09-09 | インターナショナル・ビジネス・マシーンズ・コーポレーション | エッチング中にｓｔｉを保持する構造および方法 |
| JP2009094547A (ja) * | 2001-05-24 | 2009-04-30 | Internatl Business Mach Corp <Ibm> | エッチング中にｓｔｉを保持する構造および方法 |
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