JPS6262464B2 - - Google Patents
Info
- Publication number
- JPS6262464B2 JPS6262464B2 JP53146237A JP14623778A JPS6262464B2 JP S6262464 B2 JPS6262464 B2 JP S6262464B2 JP 53146237 A JP53146237 A JP 53146237A JP 14623778 A JP14623778 A JP 14623778A JP S6262464 B2 JPS6262464 B2 JP S6262464B2
- Authority
- JP
- Japan
- Prior art keywords
- etching
- insulating layer
- photoresist
- layer
- isolation insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体素子間分離絶縁層の新規な形成
方法に関する。
方法に関する。
従来、半導体素子を用いた集積回路において素
子間分離絶縁を行なう一技法として、VIP形式が
知られている。該VIP形式は素子間分離を絶縁体
によつて行なつているので、PN接合による分離
と異なり、例えばベース領域を直接分離層に接触
させることができるなどの利点があり、半導体素
子を小面積に形成することが可能で、高集積化・
高速度化せしめるのに有効である。
子間分離絶縁を行なう一技法として、VIP形式が
知られている。該VIP形式は素子間分離を絶縁体
によつて行なつているので、PN接合による分離
と異なり、例えばベース領域を直接分離層に接触
させることができるなどの利点があり、半導体素
子を小面積に形成することが可能で、高集積化・
高速度化せしめるのに有効である。
しかしながら、該VIP形式による半導体装置表
面が（100）結晶面に限定されており、（100）結
晶面が他の結晶面よりアルカリ性エツチング液を
用いた場合にエツチング速度が特に早いために
VIP形式を採用することが出来るもので、この様
な性質は結晶面の原子数と関係があり拡散工程に
おいても影響が現はれ、VIP形式が採用できる
（100）結晶面を有する半導体装置は、他の結晶面
を有する半導体装置より拡散速度が速くなる。そ
のため、最初の如く、シヤロウ・ジヤンクシヨン
（浅い拡散層）が多く使用されると拡散工程の制
御は難しく、例えばエミツタ・ベース間短絡が発
生し易い欠点が生ずる。
面が（100）結晶面に限定されており、（100）結
晶面が他の結晶面よりアルカリ性エツチング液を
用いた場合にエツチング速度が特に早いために
VIP形式を採用することが出来るもので、この様
な性質は結晶面の原子数と関係があり拡散工程に
おいても影響が現はれ、VIP形式が採用できる
（100）結晶面を有する半導体装置は、他の結晶面
を有する半導体装置より拡散速度が速くなる。そ
のため、最初の如く、シヤロウ・ジヤンクシヨン
（浅い拡散層）が多く使用されると拡散工程の制
御は難しく、例えばエミツタ・ベース間短絡が発
生し易い欠点が生ずる。
本発明はこのような問題が起り難い結晶面、即
ち拡散の制御が容易な任意の結晶面例えば
（111）結晶面を有する半導体基板にVIP形式に類
似の分離絶縁層を形成せしめることを目的とし、
半導体基板上に被着されたフオトレジスト表面に
素子間分離絶縁層の形成用のパターンを露光する
前又は後に、クロルベンゼン液を浸透させ、フオ
トレジストを現像して素子間分離絶縁層の形成領
域を除去して逆テーパ状の周辺を持つフオトレジ
ストパターンを形成し、次いで反応性スパツタエ
ツチングを行なつて、半導体基板内に側面がテー
パー形状を有するエツチング溝に形成せしめ、し
かる後に該エツチング溝の内部に絶縁体を埋没せ
しめてなる工程を含むことを特徴とするものであ
る。
ち拡散の制御が容易な任意の結晶面例えば
（111）結晶面を有する半導体基板にVIP形式に類
似の分離絶縁層を形成せしめることを目的とし、
半導体基板上に被着されたフオトレジスト表面に
素子間分離絶縁層の形成用のパターンを露光する
前又は後に、クロルベンゼン液を浸透させ、フオ
トレジストを現像して素子間分離絶縁層の形成領
域を除去して逆テーパ状の周辺を持つフオトレジ
ストパターンを形成し、次いで反応性スパツタエ
ツチングを行なつて、半導体基板内に側面がテー
パー形状を有するエツチング溝に形成せしめ、し
かる後に該エツチング溝の内部に絶縁体を埋没せ
しめてなる工程を含むことを特徴とするものであ
る。
以下、本発明をよりよく理解するために一実施
例を工程順の断面図を用いて説明する。
例を工程順の断面図を用いて説明する。
第１図に示す如く、シリコン基板１上の異なる
導電形のエピタキシヤル層２、表面に酸化シリコ
ン膜３を生成し、その上面に窒化シリコン膜４を
被着せしめ、更にその上面にポジテイブ型フオト
レジスト５を塗布する。
導電形のエピタキシヤル層２、表面に酸化シリコ
ン膜３を生成し、その上面に窒化シリコン膜４を
被着せしめ、更にその上面にポジテイブ型フオト
レジスト５を塗布する。
次いで第２図に示す如く、フオトレジスト５に
公知のフオトリソグラフイ技術を用いてレジスト
パターン６を形成せしめるが、露光工程前又は後
にクロルベンゼン溶液に浸漬して現像すると該レ
ジストパターン６の周縁は断面が逆テーパー状に
形成される。これはクロルベンゼン液の浸透した
レジストの部分が現像工程で溶解速度が遅いため
に生ずるものである。
公知のフオトリソグラフイ技術を用いてレジスト
パターン６を形成せしめるが、露光工程前又は後
にクロルベンゼン溶液に浸漬して現像すると該レ
ジストパターン６の周縁は断面が逆テーパー状に
形成される。これはクロルベンゼン液の浸透した
レジストの部分が現像工程で溶解速度が遅いため
に生ずるものである。
次に第３図に示す如く窒化シリコン膜４、酸化
シリコン膜３、エピタキシヤル層２及びシリコン
基板１をエツチングしてエツチング溝７を形成す
る。エツチング方法として四塩化炭素（CCl4）ガ
スなどを用いた反応性スパツタエツチングを使用
するとエツチングの初期ではレジスト開孔部直下
のシリコン基板がレジスト上部開孔幅にエツチン
グされる。
シリコン膜３、エピタキシヤル層２及びシリコン
基板１をエツチングしてエツチング溝７を形成す
る。エツチング方法として四塩化炭素（CCl4）ガ
スなどを用いた反応性スパツタエツチングを使用
するとエツチングの初期ではレジスト開孔部直下
のシリコン基板がレジスト上部開孔幅にエツチン
グされる。
エツチングを継続するに従い、レジストも灰化
される為、レジスト上部開孔幅は広がつていき、
シリコン基板は深くエツチングされると共に横方
向のエツチングも進む。この反応性スパツタエツ
チングは結晶面に依存せず図の如きテーパー形状
の断面となる。反応性スパツタエツチングは精度
良くエツチングする方法で、前記の逆テーパー形
状のレジストパターン６のためにエツチング溝７
の底面は直接スパツタされて深い溝となり、側面
はテーパー形状となる。
される為、レジスト上部開孔幅は広がつていき、
シリコン基板は深くエツチングされると共に横方
向のエツチングも進む。この反応性スパツタエツ
チングは結晶面に依存せず図の如きテーパー形状
の断面となる。反応性スパツタエツチングは精度
良くエツチングする方法で、前記の逆テーパー形
状のレジストパターン６のためにエツチング溝７
の底面は直接スパツタされて深い溝となり、側面
はテーパー形状となる。
次に第４図に示す如く、レジストパターン６を
除去せる後に、酸素気流中で熱処理してエツチン
グ溝７内面に酸化シリコン膜３′を生成せしめ
る。
除去せる後に、酸素気流中で熱処理してエツチン
グ溝７内面に酸化シリコン膜３′を生成せしめ
る。
次に第５図に示す如く、CVD法により多結晶
シリコン層８を蒸着せしめて、該エツチング溝７
を埋没させ、次いでポリツシングしてエツチング
溝外の窒化シリコン膜４上に被着した多結晶シリ
コン層を研麿除去する。
シリコン層８を蒸着せしめて、該エツチング溝７
を埋没させ、次いでポリツシングしてエツチング
溝外の窒化シリコン膜４上に被着した多結晶シリ
コン層を研麿除去する。
次に第６図に示す如く、再度酸素気流中で熱処
理してエツチング溝の多結晶シリコン層表面に酸
化シリコンン膜３″を生成せしめる。そして最後
に表面を保護していた窒化シリコン膜４をエツチ
ングして除去すると、酸化シリコン膜３′及び
３″に包含された分離絶縁層が仕上げられる。
理してエツチング溝の多結晶シリコン層表面に酸
化シリコンン膜３″を生成せしめる。そして最後
に表面を保護していた窒化シリコン膜４をエツチ
ングして除去すると、酸化シリコン膜３′及び
３″に包含された分離絶縁層が仕上げられる。
この様にして分離絶縁層を形成せしめると、該
絶縁層の表面はなだらかな平面をもつ酸化シリコ
ン膜に蔽われるが、フオトレジストをクロルベン
ゼン液に犢漬せずに従来のようなレジストパター
ンの周縁とせしめ、反応性スパツタエツチングを
行なうと、エツチング溝７の側面は垂直となり、
多結晶シリコン層８を蒸着した場合には未埋没の
部分が生じ、研麿して仕上げると第７図に示す如
く、エツチング溝中央に割れ１０が現われて表面
が平担とはならない。そのために上面に配線層を
形成せしめると断線などの事故を生ずる恐れがあ
る。
絶縁層の表面はなだらかな平面をもつ酸化シリコ
ン膜に蔽われるが、フオトレジストをクロルベン
ゼン液に犢漬せずに従来のようなレジストパター
ンの周縁とせしめ、反応性スパツタエツチングを
行なうと、エツチング溝７の側面は垂直となり、
多結晶シリコン層８を蒸着した場合には未埋没の
部分が生じ、研麿して仕上げると第７図に示す如
く、エツチング溝中央に割れ１０が現われて表面
が平担とはならない。そのために上面に配線層を
形成せしめると断線などの事故を生ずる恐れがあ
る。
従つて本発明による如く、レジストパターンの
周縁を逆テーパーにせしめ且つ反応性スパツタエ
ツチングすることが不可欠であり、かような製造
方法を用いることにより半導体基板表面が
（100）結晶面に限定されることなく、すべての結
晶面の半導体基板に断線事故のない絶縁体による
分離層を形成できる。
周縁を逆テーパーにせしめ且つ反応性スパツタエ
ツチングすることが不可欠であり、かような製造
方法を用いることにより半導体基板表面が
（100）結晶面に限定されることなく、すべての結
晶面の半導体基板に断線事故のない絶縁体による
分離層を形成できる。
以上の様に本発明は任意の結晶面を選択して、
半導体素子を小さな占有面積でシヤロウ・ジヤン
クシヨンに形成することができるので、高速化し
た集積回路を高密度に集積することが可能で、し
かも信頼性の良い集積回路を得ることが出来るも
のである。
半導体素子を小さな占有面積でシヤロウ・ジヤン
クシヨンに形成することができるので、高速化し
た集積回路を高密度に集積することが可能で、し
かも信頼性の良い集積回路を得ることが出来るも
のである。
第１図ないし第６図は本発明の実施例の工程順
断面図で、第７図は本発明の一理由を説明するた
めの断面図である。 １……シリコン基板、２……エピタキシヤル
層、３，３′，３″，……酸化シリコン膜、５……
フオトレジスト、６……レジストパターン、７…
…エツチング溝、８……多結晶シリコン層。
断面図で、第７図は本発明の一理由を説明するた
めの断面図である。 １……シリコン基板、２……エピタキシヤル
層、３，３′，３″，……酸化シリコン膜、５……
フオトレジスト、６……レジストパターン、７…
…エツチング溝、８……多結晶シリコン層。
Claims (1)
- １ 半導体基板上に被着されたフオトレジスト表
面に、素子間分離絶縁層の形成用のパターンを露
光する前又は後に、クロルベンゼン液を浸透させ
該フオトレジストを現像して素子間分離絶縁層の
形成層の形成領域を除去して逆テーパ形状の周辺
をもつフオトレジストパターンを形成し、次いで
反応性スパツタエツチングを行つて、半導体基板
内に側面がテーパ形状を有するエツチング溝に形
成せしめ、しかる後に該エツチグ溝の内部に絶縁
体を埋没せしめて前記分離絶縁層を形成する工程
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14623778A JPS5572052A (en) | 1978-11-27 | 1978-11-27 | Preparation of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14623778A JPS5572052A (en) | 1978-11-27 | 1978-11-27 | Preparation of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5572052A JPS5572052A (en) | 1980-05-30 |
| JPS6262464B2 true JPS6262464B2 (ja) | 1987-12-26 |
Family
ID=15403195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14623778A Granted JPS5572052A (en) | 1978-11-27 | 1978-11-27 | Preparation of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5572052A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56160050A (en) * | 1980-05-14 | 1981-12-09 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPS5896751A (ja) * | 1981-12-03 | 1983-06-08 | Seiko Epson Corp | 半導体装置 |
| JPS58101066U (ja) * | 1981-12-29 | 1983-07-09 | 日産ディーゼル工業株式会社 | 機関冷却水通路のサ−モスタツト装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5158071A (ja) * | 1974-11-18 | 1976-05-21 | Nichiden Varian Kk | Supatsutaetsuchinguho |
| CA1090006A (en) * | 1976-12-27 | 1980-11-18 | Wolfgang M. Feist | Semiconductor structures and methods for manufacturing such structures |
-
1978
- 1978-11-27 JP JP14623778A patent/JPS5572052A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5572052A (en) | 1980-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1159966A (en) | Process of forming recessed dielectric regions in a monocrystalline silicon substrate | |
| JPH0548617B2 (ja) | ||
| JPH0917708A (ja) | 半導体装置のアラインメントキーパターンの形成方法 | |
| JPH0648707B2 (ja) | 半導体構造及びその製造方法 | |
| US5437763A (en) | Method for formation of contact vias in integrated circuits | |
| US4389294A (en) | Method for avoiding residue on a vertical walled mesa | |
| JPS631753B2 (ja) | ||
| JPH06318578A (ja) | 半導体素子のコンタクトホール形成方法 | |
| JPS6262464B2 (ja) | ||
| EP0293979A2 (en) | Zero bird-beak oxide isolation scheme for integrated circuits | |
| JPH05849B2 (ja) | ||
| KR100225955B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| TWI912977B (zh) | 半導體結構及其製造方法 | |
| JPS6029219B2 (ja) | 半導体集積回路の製造方法 | |
| JPH0396249A (ja) | 半導体装置の製造方法 | |
| KR100286901B1 (ko) | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 | |
| KR100204418B1 (ko) | 반도체 소자 분리방법 | |
| JPH0119255B2 (ja) | ||
| EP0146613A1 (en) | PROCESS FOR MANUFACTURING SEMICONDUCTOR STRUCTURES. | |
| JPH0258778B2 (ja) | ||
| KR100416813B1 (ko) | 반도체소자의필드산화막형성방법 | |
| JPH0481329B2 (ja) | ||
| JPH0152900B2 (ja) | ||
| JPS58169929A (ja) | 半導体装置の製造方法 | |
| JPS595668A (ja) | 半導体装置の製造方法 |