JPS605570A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS605570A JPS605570A JP58101767A JP10176783A JPS605570A JP S605570 A JPS605570 A JP S605570A JP 58101767 A JP58101767 A JP 58101767A JP 10176783 A JP10176783 A JP 10176783A JP S605570 A JPS605570 A JP S605570A
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- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（７）発明の技術分野
本発明は、半導体装置、より詳しく述べるならば、ヘテ
ロ接合ヲ有し、二次元電子ガスを利用して両速動作を可
能とした化合物半導体から成る電界効果型トランジスタ
の製造方法に関するものである。
ロ接合ヲ有し、二次元電子ガスを利用して両速動作を可
能とした化合物半導体から成る電界効果型トランジスタ
の製造方法に関するものである。
（イ）従来技術と問題点
本発明は、不出願人がすでに出願したｔ時許出願ＣＩｆ
ｊ願昭第５５−８２０３５号、第５６−６１７１０号お
よび第５６−６５５４８号）に係る電界効果型トランジ
スタの改良に関するものでもある。
ｊ願昭第５５−８２０３５号、第５６−６１７１０号お
よび第５６−６５５４８号）に係る電界効果型トランジ
スタの改良に関するものでもある。
ヘテロ接合を有し、二次元電子カスを利用した電界効果
型トランジスタの大きな特徴は、二次元電子ガス層での
高電子移動度が電子の不純物散乱の影響を小なくするこ
とによって達成され、さらに低温になるに従って格子散
乱の影響も少なくなるのでもっと電子移動度が尚くなる
ことである。
型トランジスタの大きな特徴は、二次元電子ガス層での
高電子移動度が電子の不純物散乱の影響を小なくするこ
とによって達成され、さらに低温になるに従って格子散
乱の影響も少なくなるのでもっと電子移動度が尚くなる
ことである。
しかしながら、例えばガリウム・砒素（ＧａＡｓ ）糸
電界効果型トランジスタでに、アルミニウムψガリウム
・砒素（ＡｌＧａＡｓ ） 衣面より二次元′「■子ガ
ス層へのソースおよびドレインのコンタクト抵抗が高い
という問題がある。これは、生として、ＡｌＧａＡｓ層
の抵抗が比較的高いことおよび二次元電子ガス層へ電流
をバンドギャップの井戸を通して流すことのためである
。そこで、ソースおよびドレイン電極を金ゲルマニウム
（ＡｕＧｅ ）で作シ熱処理によってＡｌＧａＡｓ層さ
らにＧａＡｓ層と合金化して、コンタクト領域とソース
およびドレイン鋼酸とを兼ねた抵抗性接続領域を形成し
ている。
電界効果型トランジスタでに、アルミニウムψガリウム
・砒素（ＡｌＧａＡｓ ） 衣面より二次元′「■子ガ
ス層へのソースおよびドレインのコンタクト抵抗が高い
という問題がある。これは、生として、ＡｌＧａＡｓ層
の抵抗が比較的高いことおよび二次元電子ガス層へ電流
をバンドギャップの井戸を通して流すことのためである
。そこで、ソースおよびドレイン電極を金ゲルマニウム
（ＡｕＧｅ ）で作シ熱処理によってＡｌＧａＡｓ層さ
らにＧａＡｓ層と合金化して、コンタクト領域とソース
およびドレイン鋼酸とを兼ねた抵抗性接続領域を形成し
ている。
（つ）発明の目的
本発明の目的は、ヘテロ接合を有する電界効果型トラン
ジスタにおいてソースおよびドレインのコンタクト抵抗
をもっと低減させることである。
ジスタにおいてソースおよびドレインのコンタクト抵抗
をもっと低減させることである。
コンタクト抵抗の低減によって該電界効果型トランジス
タのローノイズ化および高速動作化が図れる。
タのローノイズ化および高速動作化が図れる。
に）発明の構成
上記本発明の目的は、第１の半４寥体層のソース及びド
レイン電極に対応する領域に不純物を導入して導電型領
域を形成し、前記第１の半導体層上に、電子供給層とな
る前記第１の半導体層よりも電子親和力の小さい第２の
半導体層を形成する工程を有することにより達成される
。
レイン電極に対応する領域に不純物を導入して導電型領
域を形成し、前記第１の半導体層上に、電子供給層とな
る前記第１の半導体層よりも電子親和力の小さい第２の
半導体層を形成する工程を有することにより達成される
。
上述した不発明に係る製造方法では、第１の半導体層に
高級度の不純物ドーグ領域のソース領域およびドレイン
領域全形成することによって、二次元電子カス層が低抵
抗のソースおよびドレイン領域を介して電極と接続する
ことにな！Ｉｔ＜二次元電子ガス層の実効接触面積が増
大してコンタクト抵抗が低減できる。
高級度の不純物ドーグ領域のソース領域およびドレイン
領域全形成することによって、二次元電子カス層が低抵
抗のソースおよびドレイン領域を介して電極と接続する
ことにな！Ｉｔ＜二次元電子ガス層の実効接触面積が増
大してコンタクト抵抗が低減できる。
しかしながら、上述の本発明に係る製造方法に′ おい
ては、不純物の選択的ドーピング処理およびそれに伴う
熱処理全必要とするために、すなわち、例えば第１の半
導体層である・ノンドープＧａＡ３半導体層の上に電子
親和力のより小さい第２の半導体層であるＡｌＧａＡｓ
層を連続エピタキシャル成長で形成できないために、分
子ン腺エピタキシャル成長装かｙでノンドーグＧａＡｓ
４：４体層に続いてＡ ＩＱａＡｓ層を連続エピタキ
シャル成長させＺｂものに比べてこれら層の界面特性が
劣る。そのために・二次元電子ガス層の電子移動度（Ｍ
ｏｂｉｌｉｔｙ ）も劣ってし丑う。このより７１１−
電子移動度の劣化を回崎するために、第２の半導体層の
エピタキシャル成長ｍＪに、不純物をドープしたソース
およびドレイン領域が形成された第１の半導体層の上に
エピタキシャル成長法によって博い第１の半導体ノ帆と
１ｆη−の材料から成／）第３のノンドープ半導体層を
形成することが好兼しい。この第３の半導体層（・よそ
の厚さが５ないし１０ ｎｍでよく、ここに二次元電子
ガス層が発生することに７１ｉ：９、そして、第２の半
導体層をこの上に真空を破ぶることなく連続エピタキシ
ャル成長させるのが工い〇 （イ）発明の英怖例 以下、添付図面を参１１６シて不発明の好ましい実施態
様例によって不兄明荀説明する。
ては、不純物の選択的ドーピング処理およびそれに伴う
熱処理全必要とするために、すなわち、例えば第１の半
導体層である・ノンドープＧａＡ３半導体層の上に電子
親和力のより小さい第２の半導体層であるＡｌＧａＡｓ
層を連続エピタキシャル成長で形成できないために、分
子ン腺エピタキシャル成長装かｙでノンドーグＧａＡｓ
４：４体層に続いてＡ ＩＱａＡｓ層を連続エピタキ
シャル成長させＺｂものに比べてこれら層の界面特性が
劣る。そのために・二次元電子ガス層の電子移動度（Ｍ
ｏｂｉｌｉｔｙ ）も劣ってし丑う。このより７１１−
電子移動度の劣化を回崎するために、第２の半導体層の
エピタキシャル成長ｍＪに、不純物をドープしたソース
およびドレイン領域が形成された第１の半導体層の上に
エピタキシャル成長法によって博い第１の半導体ノ帆と
１ｆη−の材料から成／）第３のノンドープ半導体層を
形成することが好兼しい。この第３の半導体層（・よそ
の厚さが５ないし１０ ｎｍでよく、ここに二次元電子
ガス層が発生することに７１ｉ：９、そして、第２の半
導体層をこの上に真空を破ぶることなく連続エピタキシ
ャル成長させるのが工い〇 （イ）発明の英怖例 以下、添付図面を参１１６シて不発明の好ましい実施態
様例によって不兄明荀説明する。
第１ａ図ないし第１０図は不発明に係る製造方法での工
程を説明するヘテロ接合を有する電界効果型トランジス
タの概略断面図である。
程を説明するヘテロ接合を有する電界効果型トランジス
タの概略断面図である。
第１ａ凶に示すよりに、半絶縁性ＱａＡｓ基板ｌ基板仕
上線エビクキシー法によってノンドープＧａＡｓ ｔ７
） ＧａＡｓ ／偕２ 全豹２μｍ厚にエピタキシャル
成長させる。このＧａＡｓ 層２の上にマスク朦３を二
酸化珪素（５ｔ０２ ） 、シリコンナイトライド（Ｓ
ｉｓＮ＜）又はアルミナイドライド（ＡＩＮ ） で化
学的気相成長（ＣＶＤ）法、スパッタリング法又は反応
性スパッタリング法によって形成する。
上線エビクキシー法によってノンドープＧａＡｓ ｔ７
） ＧａＡｓ ／偕２ 全豹２μｍ厚にエピタキシャル
成長させる。このＧａＡｓ 層２の上にマスク朦３を二
酸化珪素（５ｔ０２ ） 、シリコンナイトライド（Ｓ
ｉｓＮ＜）又はアルミナイドライド（ＡＩＮ ） で化
学的気相成長（ＣＶＤ）法、スパッタリング法又は反応
性スパッタリング法によって形成する。
次ニ、ホトレジストを利用した通常のホトエツチング法
によって、第ｉｂ図に示すよりにマスク膜３のソースお
よびドレインに対応する部分を選択的にエツチング除去
して孔４および５を形成する。イオン注入法によって不
純物、例えば、シリコン（Ｓｉ）を孔４および５全通し
てＧａＡＳ層２ヘドープしてｎ＋のソース領域６および
ドレイン領域７を形成する。例えば、１５０ｋｅＶの注
入エネルギーで５Ｘ１０ ｔｙｎ でＳｉをドープする
。そして、マスク膜３を適切なエツチング剤で除去−ｊ
る。
によって、第ｉｂ図に示すよりにマスク膜３のソースお
よびドレインに対応する部分を選択的にエツチング除去
して孔４および５を形成する。イオン注入法によって不
純物、例えば、シリコン（Ｓｉ）を孔４および５全通し
てＧａＡＳ層２ヘドープしてｎ＋のソース領域６および
ドレイン領域７を形成する。例えば、１５０ｋｅＶの注
入エネルギーで５Ｘ１０ ｔｙｎ でＳｉをドープする
。そして、マスク膜３を適切なエツチング剤で除去−ｊ
る。
イオン注入後の熱処理を行なり閑に、第１ｃ図に示すよ
うに、熱処理時にＡｓが抜けるのを防止するために、保
妓膜８をＱａＡｓ層２上に形成する。
うに、熱処理時にＡｓが抜けるのを防止するために、保
妓膜８をＱａＡｓ層２上に形成する。
この保獲膜８は窒化アルミニウム（ＡＩＮ）又はＳｉ、
Ｎ４をＣＶＤ法、スパッタリング法又は反応性スパッタ
リング法によって９１９着させて形成できめ。
Ｎ４をＣＶＤ法、スパッタリング法又は反応性スパッタ
リング法によって９１９着させて形成できめ。
例えば、厚さ約０．１μｍのＡＩＮを反応性スパッタリ
ング法によって形成する。そして、アニール熱処理（例
えば、８５０℃で２０分の熱処理）をイテなり。そして
、保瞼膜８を適切なエツチング剤で除去する。
ング法によって形成する。そして、アニール熱処理（例
えば、８５０℃で２０分の熱処理）をイテなり。そして
、保瞼膜８を適切なエツチング剤で除去する。
上述の熱処理を行なう原に、保へ膜８を形成しないで、
＾真空中でＡｓを分子勝エピタキシー的にＧａＡｓ層２
にぶつけるよりにして熱処理することも可能である。
＾真空中でＡｓを分子勝エピタキシー的にＧａＡｓ層２
にぶつけるよりにして熱処理することも可能である。
保穫膜８の除去後に、ＧａＡｌＩ Ｉｎ ２の低面を１
０ないし２０ ｎｍ程硫岐（Ｈ２ＳＯ４）系や水酸化カ
リウム（ＫＯＨ）系エッチャントｌたＵＣＣｌｘＦｚ等
によるプラズマエツチングによってエツチングして辰面
変實層を除去する。そして、分子線エピタキシャル成長
装置内に入れて、高真空中で塩酸（ＨＣＩ）ガスによる
エツチング、またはアルゴン（Ａｒ ） 、ヘリウムＣ
Ｈｅ）ガス等によるスパッタにより酸化膜を完全に取り
除いた後第１ｄ図に示すように、Ｓ１ドープのｎ −Ａ
ｌＧａＡｓ層（゛電子供給１層）９をＧａＡｓ層２上に
エピタキシャル成長させる。
０ないし２０ ｎｍ程硫岐（Ｈ２ＳＯ４）系や水酸化カ
リウム（ＫＯＨ）系エッチャントｌたＵＣＣｌｘＦｚ等
によるプラズマエツチングによってエツチングして辰面
変實層を除去する。そして、分子線エピタキシャル成長
装置内に入れて、高真空中で塩酸（ＨＣＩ）ガスによる
エツチング、またはアルゴン（Ａｒ ） 、ヘリウムＣ
Ｈｅ）ガス等によるスパッタにより酸化膜を完全に取り
除いた後第１ｄ図に示すように、Ｓ１ドープのｎ −Ａ
ｌＧａＡｓ層（゛電子供給１層）９をＧａＡｓ層２上に
エピタキシャル成長させる。
したがって、ｎ −ＡＩＧａＡｓ Ｈ９と（、ａＡｓ
層２とはへテロ接合している。このＡｌＧａＡｓ Ｎ
９は、例えば、その厚さを約８０ ｎｍとし、１〜２×
ｌＯｃｎｌ のＳｉ ドープ量である。その俊に、金ゲ
ルマニウム（ＡｕＧｅ ／ Ａｕ ）を真空＃着によっ
てＡｌＧａＡｓ 層９上に選択的に付着させて、ソース
電極１０およびドレイン電極１１を形成する。そして、
従来と同様に４５０℃で１分間程度の熱処理を行なうこ
とによってこれら電極１０および１１とＡｌＧａＡｓ層
９およびＧａＡｓ層２のソースおよびドレイン領域６．
７の一部とを合金化して、二次元電子カスＲ／４との接
続領域（図示せず）が得られオーミック接続となる。
層２とはへテロ接合している。このＡｌＧａＡｓ Ｎ
９は、例えば、その厚さを約８０ ｎｍとし、１〜２×
ｌＯｃｎｌ のＳｉ ドープ量である。その俊に、金ゲ
ルマニウム（ＡｕＧｅ ／ Ａｕ ）を真空＃着によっ
てＡｌＧａＡｓ 層９上に選択的に付着させて、ソース
電極１０およびドレイン電極１１を形成する。そして、
従来と同様に４５０℃で１分間程度の熱処理を行なうこ
とによってこれら電極１０および１１とＡｌＧａＡｓ層
９およびＧａＡｓ層２のソースおよびドレイン領域６．
７の一部とを合金化して、二次元電子カスＲ／４との接
続領域（図示せず）が得られオーミック接続となる。
次に、第１ｅ図に示すように、ＡｌＧａＡｓ層とでショ
ットキーバリヤを形成するゲート電極１２をチタン・白
金・金（Ｔｉ／Ｐｔ／Ａｕ ）又はアルミニウム（Ａ１
）の真空蒸着で選択的に付着させて形成する。
ットキーバリヤを形成するゲート電極１２をチタン・白
金・金（Ｔｉ／Ｐｔ／Ａｕ ）又はアルミニウム（Ａ１
）の真空蒸着で選択的に付着させて形成する。
このように得られたヘテロ接合を有する電界効果型トラ
ンジスタはソースおよびドレインのコンタクト抵抗が従
来の１００ａｎ程度から１０〜１０−７ｂ程度に約１桁
低減でき、ローノイズ化が図れる。
ンジスタはソースおよびドレインのコンタクト抵抗が従
来の１００ａｎ程度から１０〜１０−７ｂ程度に約１桁
低減でき、ローノイズ化が図れる。
不発明に係る製造方法の応用例として、ｆａｎ Ｚ ａ
丙、第２ｂ図、第３ａ図および第３ｂ図に示すように、
ＧａＡＳ層へのイオン注入によってソースおよびドレイ
ン領域全形成すると同時ＶＣｂるいは独自に、ヘテロ接
合を有する１１Ｌ界効果型トランジスタ相互の接続ある
いは抵抗の形成が可能である。
丙、第２ｂ図、第３ａ図および第３ｂ図に示すように、
ＧａＡＳ層へのイオン注入によってソースおよびドレイ
ン領域全形成すると同時ＶＣｂるいは独自に、ヘテロ接
合を有する１１Ｌ界効果型トランジスタ相互の接続ある
いは抵抗の形成が可能である。
第２ａ図に示すように、２個のへテロ接合を育する電界
効果型トランジスタにおいて半絶縁性ＱａＡｓ基板２１
土のノンドープＧａＡｓ 半導体層２２へ上述したより
に本発明に従ってＳｔ をイオン注入してそれぞれのソ
ース領域２３．２４およびドレイン領域２５．２６を形
成し、同時にドレイン領域２５とソース領域２４とを結
ぶライン状のＳｌ ドープ領域２７を形成する。そして
、前述の実施態様例のようにＳｉドープの１１− Ａｌ
ＧａＡｓ ）帝２８を分子線エピタキシーで形成し、ソ
ース竜１全２９．３０およびドレイン？α極３１．３２
全形成して合金化熱処理を旋こし、次に、ゲート電極３
３．３４を形成する。第２ｂ図に示す第２ａ図の２個の
屯界効果型トランジスタの等価回路においてＳｔ ドー
プ領域２７が一方のトランジスタドレイン領域２５と他
方のトランジスタのソース領域２４とを結ぶ内部配線と
して働くわけである。
効果型トランジスタにおいて半絶縁性ＱａＡｓ基板２１
土のノンドープＧａＡｓ 半導体層２２へ上述したより
に本発明に従ってＳｔ をイオン注入してそれぞれのソ
ース領域２３．２４およびドレイン領域２５．２６を形
成し、同時にドレイン領域２５とソース領域２４とを結
ぶライン状のＳｌ ドープ領域２７を形成する。そして
、前述の実施態様例のようにＳｉドープの１１− Ａｌ
ＧａＡｓ ）帝２８を分子線エピタキシーで形成し、ソ
ース竜１全２９．３０およびドレイン？α極３１．３２
全形成して合金化熱処理を旋こし、次に、ゲート電極３
３．３４を形成する。第２ｂ図に示す第２ａ図の２個の
屯界効果型トランジスタの等価回路においてＳｔ ドー
プ領域２７が一方のトランジスタドレイン領域２５と他
方のトランジスタのソース領域２４とを結ぶ内部配線と
して働くわけである。
筐た、第３ａ図に示すように、ヘテロ接合を有する電界
効果型トシンリスタｆｆ、前述の実す食態様しリのよう
に形成する際に、半絶縁性ＱａＡｓ基板４１上のノンド
ープＧａＡｓ半専体層４２へのｓＩイオン注入によるソ
ース領域４３およびドレイン領域４４の形成と同時にコ
ンタクト用Ｓｉ ドープ領域４５を少し離れたところに
形成する。そして、別のマスク膜全利用してＳｔ ドー
グ量を変えてイオン注入によってドレイン領域４４とコ
ンタクト用領域４５とを結ぶＳｔ ドープ領域４６を形
成する。
効果型トシンリスタｆｆ、前述の実す食態様しリのよう
に形成する際に、半絶縁性ＱａＡｓ基板４１上のノンド
ープＧａＡｓ半専体層４２へのｓＩイオン注入によるソ
ース領域４３およびドレイン領域４４の形成と同時にコ
ンタクト用Ｓｉ ドープ領域４５を少し離れたところに
形成する。そして、別のマスク膜全利用してＳｔ ドー
グ量を変えてイオン注入によってドレイン領域４４とコ
ンタクト用領域４５とを結ぶＳｔ ドープ領域４６を形
成する。
そして、Ｓｔ ドープのｎ −ＡＩＧａＡｓ 層４１
ｋ分子ｉｄエピタキシーで形成し、ソース電４４４Ｌｌ
”レイン電極４９およびコンタクト電極５ｏを同［ｆ４
に形成して合金化熱処理を紬こし、次釦、ゲート電極５
１を形成する。したがって、男３ｂ図に示す第３ａ内の
電界効果型トランジスタの等価回路での抵抗はＳｔ ド
ープ領域４６である。
ｋ分子ｉｄエピタキシーで形成し、ソース電４４４Ｌｌ
”レイン電極４９およびコンタクト電極５ｏを同［ｆ４
に形成して合金化熱処理を紬こし、次釦、ゲート電極５
１を形成する。したがって、男３ｂ図に示す第３ａ内の
電界効果型トランジスタの等価回路での抵抗はＳｔ ド
ープ領域４６である。
上ｊホの好ましい実施態様例においては、ｓｌのイオン
注入および熱処理工程全行なうために、ノンドープＱａ
Ａｓ半導体層内に発生する二次元電子ガス層の表面が劣
化してし１い、電子移動度がＱａ、Ａ、ａおよびＡ１Ｇ
ａＡｓの連続エピタキシャル成長 ′の場合よりも劣る
ことになる。そこで、ＡｌＧａＡｓ層の形成前にＧａＡ
ｓ Ｎの表面金少しエツチング除去することを行なうが
、エツチング装膜から分子線エピタキシャル成長装置へ
移す際にを気に触れてエツチングした表面に酸素が吸着
されるので、この酸素を除く処理を行なうのがよい。こ
の酸素除去を分子線エピタキシャル成長装置にて高真窒
中でＧａＡｓ基板を５５０ないし６００’Ｃに刃口熱し
、同時に１Ａｌｌを分子線としてＱａＡＢ層表面に当て
ることによって行なうことができるが、それでもＧａＡ
ａ層表面は連続エピタキシャル成長の場合よりも少し劣
りてし葦う。そこで、コンタクト抵抗の低減を図りつつ
電子移動度の劣化のない電界効果型トランジスタ金欠の
ようにして製造できる。
注入および熱処理工程全行なうために、ノンドープＱａ
Ａｓ半導体層内に発生する二次元電子ガス層の表面が劣
化してし１い、電子移動度がＱａ、Ａ、ａおよびＡ１Ｇ
ａＡｓの連続エピタキシャル成長 ′の場合よりも劣る
ことになる。そこで、ＡｌＧａＡｓ層の形成前にＧａＡ
ｓ Ｎの表面金少しエツチング除去することを行なうが
、エツチング装膜から分子線エピタキシャル成長装置へ
移す際にを気に触れてエツチングした表面に酸素が吸着
されるので、この酸素を除く処理を行なうのがよい。こ
の酸素除去を分子線エピタキシャル成長装置にて高真窒
中でＧａＡｓ基板を５５０ないし６００’Ｃに刃口熱し
、同時に１Ａｌｌを分子線としてＱａＡＢ層表面に当て
ることによって行なうことができるが、それでもＧａＡ
ａ層表面は連続エピタキシャル成長の場合よりも少し劣
りてし葦う。そこで、コンタクト抵抗の低減を図りつつ
電子移動度の劣化のない電界効果型トランジスタ金欠の
ようにして製造できる。
前述の実施態様例での第１ｃ図のようにＡＩＮ保−膜８
を形成してイオン注入後のアニール熱処理を行なって、
この保護膜８をエツチング除去する。
を形成してイオン注入後のアニール熱処理を行なって、
この保護膜８をエツチング除去する。
さらに％Ｇ＆ＡＪＪ脅２の表面を少しエツチング除去し
てから分子線エピタキシャル成長装置内に入れる。好貰
しくに、ＧａＡｓ層２のエツチング表面に吸着した酸素
を飛ばすために、装置内をエピタキシャル成長時と同じ
真壁度にしてＧａＡｓ基板１を５５０℃に加熱し、この
とき、Ａ８の抜けるのを防止するようにＡｓ分子線をＧ
ａＡｓ層衣面に当てる。この分子線エピタキシャル成長
装置内にてＧａＡｓ層２表面上に、第４ａ［９に示すよ
うに、薄い第２のノンドープＧａＡｓ半導体層６１（厚
さ：５ないし１０ｎｍ）’ｉエピタキシャル成長させ、
続いて、Ｓｌを１〜２×１０ｃＩｎ ドープしたｎ−Ａ
ｌＧａＡｓ層６２（厚さ、８０ｎｍ）ｉｚビタキシャル
成長させる。
てから分子線エピタキシャル成長装置内に入れる。好貰
しくに、ＧａＡｓ層２のエツチング表面に吸着した酸素
を飛ばすために、装置内をエピタキシャル成長時と同じ
真壁度にしてＧａＡｓ基板１を５５０℃に加熱し、この
とき、Ａ８の抜けるのを防止するようにＡｓ分子線をＧ
ａＡｓ層衣面に当てる。この分子線エピタキシャル成長
装置内にてＧａＡｓ層２表面上に、第４ａ［９に示すよ
うに、薄い第２のノンドープＧａＡｓ半導体層６１（厚
さ：５ないし１０ｎｍ）’ｉエピタキシャル成長させ、
続いて、Ｓｌを１〜２×１０ｃＩｎ ドープしたｎ−Ａ
ｌＧａＡｓ層６２（厚さ、８０ｎｍ）ｉｚビタキシャル
成長させる。
次に、第１ｄ図および第１ｅｌ凶を参照して醗す１した
よりにソース電極１１、ドレイン電極１２およびゲート
電極１３を、第４ｂ図に示すよりに、連続エピタキシャ
ル成長させたｎ −ＡＩＧａＡｓ 層６２上に形成する
ことによってヘテロ接合を有する電界効果型トランジス
タが得られる。
よりにソース電極１１、ドレイン電極１２およびゲート
電極１３を、第４ｂ図に示すよりに、連続エピタキシャ
ル成長させたｎ −ＡＩＧａＡｓ 層６２上に形成する
ことによってヘテロ接合を有する電界効果型トランジス
タが得られる。
この場合に、第２のノンドープＧａＡｓ半導体層６１に
二次元電子ガス層が発生することになり１このＧａＡｓ
層６１とその上のｎ−ＡｌＧａＡｓ層６２とが良好なヘ
テロ接合界面全形成しているので、電子移動度の劣化は
ない。また、第２のＧａＡＪ層６１は二次元電子カス層
が発生しうる厚さ５ないし１０ｎｍと薄いので１π列抵
抗の増加はほとんどなく、コンタクト抵抗の低減効果は
十分に達成されている。
二次元電子ガス層が発生することになり１このＧａＡｓ
層６１とその上のｎ−ＡｌＧａＡｓ層６２とが良好なヘ
テロ接合界面全形成しているので、電子移動度の劣化は
ない。また、第２のＧａＡＪ層６１は二次元電子カス層
が発生しうる厚さ５ないし１０ｎｍと薄いので１π列抵
抗の増加はほとんどなく、コンタクト抵抗の低減効果は
十分に達成されている。
尚、本実例ではＧａＡｓ糸の半導体装置で説明したが、
ＩｎＰ系等他の化合物半２．１体材料から成る装置にも
適用できる。
ＩｎＰ系等他の化合物半２．１体材料から成る装置にも
適用できる。
に）発明の効果
以上の様に、不発明によれば、ヘテロ接合を有し、二次
元電子ガスを利用した電界効ル１．！ｌ型トランジスタ
において、ソースおよびドレイｙのコンタクト抵抗を低
減でき、ローノイズ化訃よび高速動作化を可能にする。
元電子ガスを利用した電界効ル１．！ｌ型トランジスタ
において、ソースおよびドレイｙのコンタクト抵抗を低
減でき、ローノイズ化訃よび高速動作化を可能にする。
第１ａ図ないし第１ｅ図は、不発明に係る成造方法を説
明する半導体装置の概略断面図であり、第２ａ図は、不
発明に係る製造方法の応用例を示す半導体装置の概略ル
ミ面図であり、第２ｂ図は、第２ａ図の半導体装置の等
価回路囚であり、 第３ａ図は、不発明に係る製造方法の別の応用例を示す
半導体装置の概略断面図であり、第３ｂ図は、第３ａ崗
の半導体装Ｂの等価回路図であり、 第４ａ図および第４ｂ崗は、薄い第２のＧａＡＳ真性半
導体層をさらに形成している不発明に係る製造方法を説
明する半導体装置の概略断面図でめる０ １・・・半絶縁性ＧａＡｓ基板 ２・・・ノンドープＧａＡ３牛導体ノ砦３・・・マスク
ｊ臭 ６・・・ソース領域 ７・・・ドレイン領域 ８・・・保護膜 ９− ｎ−ＡＩＱａＡｓ電子供給層 １０・・・ソース電極 １１・・・ドレイン電極 ｌ２・・・ゲート電極 ２２．４２・・・ノンドープＧａＡＳ半導体層２８ 、
４７− ｎ −ＡＩＧａＡｓ 電子供＃層６１・・・第
２のノンドープＱａＡｓ半導体層６２−・・ｎ −ＡＩ
ＧａＡｓ ’＋ｆＬ子供給子供給出特許 出願人株式会社 特許出頒代理人 弁理士 官 木 朗 弁理士 西 舘 オロ 之 弁理士 内田幸男 弁理士 山 口 昭 之 第１０図 第１ｄ図 第１ｂ図 第１ｅ図 第１Ｃ図 手続補正書 昭和５９年を月３７日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５８年特許願第１０１７６７号 ２、発明の名称 半導体装置およびその製造方法（新名称）３、補正をす
る者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 住所 〒１０５東京都港区虎ノ門−丁目８番１０号（２
）明細書全文 （３）図面（全図） （２）明細書全文を別紙のとおりに補正する０（３）図
面（第１ａ図〜第１ｅ図、第２ａ図、第２ｂ図、第３ａ
図、第３ｂ図、第４ａ図および第４ｂ図）を別紙のとお
シに補正する。 ８、添付書類の目録 （１）全文補正明細書 １通 （２）’Ｆ’面（全［シ１） １う黴 全文訂正明細書 １、発明の名称 半導体装置およびその製造方法 ２、特許請求の範囲 ■、基板と；該基板上に形成された第１の半導体層であ
って、ソースおよびドレイン電極に対応する位置に不純
物導入領域を有する第１の半導体層：該第１の半導体層
上に形成され、かつ該第１の半導体層よりも電子親和力
が小さく電子供給層となる第２の半導体層と；該第２の
半導体層上に設けられたダート電極と；該第２の半導体
層上に設けられ、かつ前記不純物導入領域に達する合金
領域を有するソースおよびドレイン電極と；を具備する
ことを特徴とする半導体装置。 ２、基板−ヒに第１の半導体層をエピタキシャル成長に
よって形成し；該第１の半導体層のソースおよびドレイ
ン電極に対応する部分に不純物を導入して不純物尋人領
域を形成し；前記第１の半導体層上に、該第１の半導体
層よシも電子親和力が小さく電子供給層となる第２の半
導体層をエピタキシャル成長によって形成し；該第２の
半導体層上にソースおよびドレイン電極を形成し；熱処
理によって該ソースおよびドレイン電極の下に前記不純
物導入領域に達する合金領域を形成し；そして、前記第
２の半導体層上にダート電極を形成する工程を有するこ
とを特徴とする半導体装置の製造方法。 ３、基板と；該基板上に形成された第１の半導体層であ
って、ソースおよびドレイン電極に対応する位置に不純
物導入領域を有する第１の半導体層；該第１の半導体層
上に形成されかつ該第１の半導体層と同じ材料からなる
第３の薄い半導体層と；該第３の半導体層上に形成され
、かつ前記第１の半導体層よりも電子親和力が小さく電
子供給層となる第２の半導体層と；該第２の半導体層上
に設けられ、かつ前記不純物導入領域に達する合金領域
を有するソースおよびドレイン電極と；前記第２の半導
体層上に設けられたダート電極と；を具備することを特
徴とする半導体装置。 ４、基板上に第１の半導体層をエビタキシャル成長によ
って形成し；該第１の半導体層のソースおよびドレイン
電極に対応する部分に不純物を導入して不純物領域を形
成し；前記第１の半導体層上に、該第１の半導体層と同
じ材料からなる第３の薄い半導体層をエピタキシャル成
長によって形成し；該第３の薄い半導体層上に、前記第
１の半導体層よりも電子親和力が小さく電子供給層とな
る第２の半導体層をエピタキシャル成長によって形成し
；該第２の半導体層上にソースおよびドレイン電極を形
成し；熱処理によって該ソースおよびドレイン電極の下
に前記不純物領域に達する合金領域を形成し；そして、
前記第２の半導体層上にダート電極全形成する工程を有
することを特徴とする半導体装置の製造方法。 ５ 基板と；該基板上に形成された第１の半導体層でア
って、ソースおよびドレイン電極に対応する位置に不純
物導入領域を有する第１の半導体層：該第１の半導体層
上に形成され、かつ該第１の半導体層よりも電子親和力
が小さく電子供給層となる第２の半導体層と；該第２の
半導体層上に設けられたダート電極と；該第２の半導体
層上に設けられ、かつ前記不純物導入領域に達する合金
領域を有するソースおよびドレイン電極と；を具備する
半導体装置において、前記不純物導入領域の少なくとも
ひとつと接続しかつ配線又は抵抗となる別の不純物導入
領域が前記第１の半導体層に形成されていることを特徴
とする半導体装置。 ６、基板と；該基板上に形成された第１の半導体層であ
って、ソースおよびドレイン電極に対応する位置に不純
物導入領域を有する第１の半導体層；該第１の半導体層
上に形成されかつ該第１の半導体層と同じ材料からなる
第３の薄い半導体層と；該第３の薄い半導体層上に形成
され、かつ前記第１の半導体層よシも電子親和力が小さ
く電子供給層となる第２の半導体層と；該第２の半導体
層上に設けられ、かつ前記不純物導入領域に達する合金
領域を有するソースおよびドレイン電極と；前記第２の
半導体層上に設けられたダート電極と；を具備する半導
体装置において、前記不純物導入領域の少なくともひと
つと接続しかつ配線又は抵抗となる別の不純物導入領域
が前記第１の半導体層に形成されていることを特徴とす
る半導体装置。 ３、発明の詳細な説明 ■ 発明の技術分野 本発明は、半導体装置、よシ詳しく述べるならば、ヘテ
ロ接合を有し、二次元電子ガスを利用して高速動作全可
能とした化合物半導体から成る電界効果型トランジスタ
およびその製造方法に関するものである。 （イ）従来技術と問題点 本発明は、本出願人がすでに出願した特許出願（特開昭
第５７−７１６５号、第５７−１７６７７３号および第
５７−１８０１８６号）に係る電界効果型トランジスタ
の改良に関するものである。 ヘテロ接合を有し、二次元電子ガスを利用した電界効果
型トランジスタの大きな％９．は、二次元’ＩＴＬ子ガ
ス層での高電子移動度が電子の不純物散乱の影響を少な
くすることによって達成され、さらに低温になるに従っ
て格子散乱の影響も少なくなるのでもっと電子移動度が
高くなることである。 しかしながら、例えばガリウ゛ム・砒素（ＧａＡｉ ）
系電界効果型トランジスタでは、アルミニウム・ガリウ
ム・砒素（ＡｔＧａＡｓ）表面より二次元６子ガス層へ
のソースおよびドレインのコンタクト抵抗が高いという
問題がある。これは、主として、ＡｔＧａＡｓ層の抵抗
が比較的高いことおよび二次元電子ガス層へ電流をバン
ドギャップの井戸を通して流すことのためである。そこ
で、ソースおよびドレイン電極を金ダルマニウム（Ａｕ
Ｇｅ ）で作り熱処理によってＡｔＧ ａ Ａ ３層さ
らにＧａＡａ ｉ’ｌ々と合金化して、コンタクト領域
とソースおよびドレイン領域とを兼ねたオーミック接続
領域を形）４’７． している〇（つ）発明の目的 本発明の目的は、ヘテロ接合を有する電界効宋型トラン
ジスタにおいてソースおよびドレインのコンタクト抵抗
をもつと低減させることである。 コンタクト抵抗の低減によって改定が効果型］・ランゾ
スタのローノイズ化および高速動作化が図れる。 に）発明の構成 上述の目的が、基板と；該基板上に形成された第１の半
導体層であって、ソースおよびドレイン電極に対応する
位置に不純物導入領域を有する第１の半導体層；該第１
の半導体層上に形成され、かつ該第１の半導体層よシも
電子親″ｆｌｌ力が少さく電子供給層となる第２の半導
体層と；該第２の半導体層上に設けられたダート電極と
；該第２の半導体層上に設けられ、かつ不純物導入領域
に達する合金領域を有するソースおよびドレイン電極と
；を具備することを特徴とする半導体装置を提供するこ
とにより達成され、この半導体装置ｆ：製造する方法は
従来の製造方法に加えて第１の半導体層のソースおよび
ドレイン電極に対応する部分に不純物を導入して不純物
導入領域を形成する工程を有している。 本発明に係る製造方法に従って第１の半導体層に高湿度
の不純物導入（１″−プ）領域のソース領域およびドレ
イン領域を形成することによって、二次元電子ガス層が
低抵抗のソースおよびドレイン領域を介して電極と接続
することになり、二次元電子ガス層の実効接触面積が増
大してコンタクト抵抗が低減できる。 なお、上述の本発明に係る製造方法においては、不純物
の選択的導入（ビー２ング）処理およびそれに伴う熱処
理を必要とするために、例えば、第１の半導体層である
ノンドープＧａＡｓ半導体層の上に電子親和力のより小
さい第２の半導体層であるＡｔＧａＡｓ層を連続エピタ
キシャル成長で形成できないので、分子線エピタキシャ
ル成長装置でノンドープＧａＡｓ半導体層に続いてＡｔ
ＧａＡｓ層を連続エピタキシャル成長させたものに比べ
てこれら層の界面特性が劣る。そのために、二次元電子
ガス層の電子移動度（Ｍｏｂｉｌｉｔｙ）も劣ってし捷
う。 このような電子移動度の劣化を回避するために、第２の
半導体層のエピタキシャル成長前に、不純物導入領域で
あるソースおよびドレイン領域が形成された第１の半導
体層の上にエピタキシャル成長法によって薄い第１の半
導体層と同一の材料から成る第３の半導体層、例えば、
ノンドープＧａＡｓ層を形成することが好ましい。この
第３の半導体層はその厚さが５ないし１０ ｎｍでよく
、ここに二次元電子ガス層が発生することになシ、そし
て、第２の半導体層をこの上に真空を破ることなく連続
エピタキシャル成長させるのがよい。 さらに、第１の半導体層に形成した不純物導入領域の少
なくともひとつと接続しかつ配線又は抵抗となる別の不
純物領域を第１の半導体層に形成することができる。 （３）発明の実施例 以下、添付図面を参照して本発明の好ましい実施態様例
によって本発明を説明する。 第１ａ図ないし第１ｅ図は本発明に係る製造方法での工
程を説明するヘテロ接合を有する電界効果型トランジス
タの概略断面図である。 第１ａ図に示すように、半絶縁性ＧａＡｓ基板１上に分
子線エピタキシー法によってノンドープＧａＡ１のＧａ
Ａｓ層２を約２μｍ厚にエピタキシャル成長させる。こ
のＧａＡｓ層２の上にマスク膜３を二酸化珪素（ＳｉＯ
２）、シリコンナイトライド（Ｓ ｉ 、Ｎ４） 又は
アルミナイドライド（ＡｔＮ）で化学的気相成長（ＣＶ
Ｄ ）法、ス・ぐツタリング法又は反応性スノ母ツタリ
ング法によって形成する。 次に、ホトレジストを利用した通常のホトエツチング法
によって、第１ｂ図に示すようにマスク膜３のソースお
よびドレインに対応する部分を選択的にエツチング除去
して孔４および５を形成する。イオン注入法によって不
純物、例えば、シリコン（ｓｌ）を孔４および５を通し
てＧａＡｓ層２ヘドーグしてｎ＋のソース領域６および
ドレイン領域７を形成する。例えば、１５０ ｋｅＶの
注入エネルギーで５×１０ 口 でｓｌ をドーグする
。そして、マスク膜３を適切なエツチング剤で除去する
。 イオン注入後の熱処理を行なう前に、第１ｃ図に示すよ
うに、熱処理時にＡｓが抜けるのを防止するために、保
護膜Ｓ ｆ ＧａＡｓ層２上に形成する。 この保護膜８は窒化アルミニウム（ＡｔＮ）又はＳｉ３
Ｎ４をＣＶＤ法、スバ、３リング法又は反応性スノやツ
タリング法によって飛着返せて形１ノにできる。 例えば、厚さ約０゜１μｍのＡｔＮを反応性スパッタリ
ング法によって形成する。そして、アニール熱処理（例
えば、８５０℃で２０分の熱処理）を行カう。そして、
保護膜８を適切なエツチング剤で除去する。 上述の熱処理を行なう際に、保護膜８を形成しないで、
高真空中でＡｓ ｉ分子線エピタキシー的にＧ ａ Ａ
ｓ層２にぶつけるようにして熱処理することも可能であ
る。 保護膜８の除去後に、ＧａＡｓ層２の表面を１０ないし
２０ ｎｍ程硫酸（Ｉ（２Ｓ０４）系や水酸化カリウム
（ＫＯＨ）系エラチャン）またはＣＣ４２Ｆ’２等によ
るプラズマエツチングによってエツチングして表面変質
層を除去する。そして、分子線エピタキシャル成長装置
内に入れて、高真空中で塩酸（ＨＣｌ）ガスによるエツ
チング、またはアルゴン（Ａｒ）、ヘリウム（Ｉ（ｅ）
ガス等によるス・ぐツタによυ酸化膜を完全に取り除い
た後第１ｄに示すように、Ｓｉドーグのｎ−ＡｔＧａＡ
ｓ層（電子供給層）９をＧａＡｓ層２上にエピタキシャ
ル成長させる。したがって、ｎ−ＡｔＧａＡｓ層９とＧ
ａＡｓ層２とはへテロ接合して □いる。このＡｔＧａ
Ａａ Ｋａ ９は、例えば、その厚さを約８０ ｎｍと
し、１〜２×１０ ｃｒｎ のＳｌドーゾ量である。そ
の後に、金ゲルマニウム（ＡｕＧｅ／Ａｕ）を真空蒸着
によってＡｔＧａＡｓ層９上に選択的に付着させて、ソ
ース電極１０およびドレイン電極１１を形成する。そし
て、従来と同様に４５０℃で１分間程度の熱処理を行な
うことによってこれら電極１０および１１とＡｔＧａＡ
ｓ層９およびＧａＡｓ層２のソースおよびドレイン領域
６，７の一部とを合金化して、二次元電子ガス層との接
続合金領域１２および１３が得られオーミック接続とな
る。 次に、第１ｅ図に示すように、ＡｔＧａＡｓ層 Ｊ脅９
とでショットキーバリヤを形成するダート電極１２をチ
タン・白金・金（Ｔ ｉ／Ｐｔ／Ａｕ ）又はアルミニ
ウム（Ａｔ）の真空蒸着で選択的に付着させて形成する
。 このように得られたヘテロ接合を有する電界効果型トラ
ンジスタはソースおよびドレインのコンタクト抵抗が従
来の１Ｏ−５ｒＬ６ｎ程度から１０−６〜１０−７Ω（
１）程度に約１桁低減でき、ローノイズ化が図れる。 本発明に係る製造方法の応用例として、第２ａ図、第２
ｂ図、第３ａ図および第３ｂ図に示すように、ＧａＡｓ
層への付加イオン注入をソースおよびドレイン領域を形
成すると同時にあるいは独自に行なうことによって、ヘ
テロ接合を有する電界効果型トランジスタ相互の接続配
線あるいは抵抗の形成が可能である。 第２ａ図に示すように、２個のへテロ接合を有する電界
効果型トランジスタにおいて半絶縁性ＧａＡｓ基板２１
上のノンドープＧａＡｓ半導体層２２へ上述したように
本発明に従ってＳｔ ｆイオン注入してそれぞれのソー
ス領域２３．２４およびドレイン領域２５．２６を形成
し、同時にドレイン領域２５とソース領域２４とを結ぶ
ライン状のＳｉ ドープ領域２７を形成する。そして、
前述の実施態様例のようにＳｌ ドープのｎ−ＡｔＧａ
Ａｓ層２８を分子線エピタキシーで形成し、ソース電極
２９．３０およびドレイン電極３１．３２を形成し、合
金化熱処理を施こして合金領域３３．３４゜３５．３６
を形成し、次に、ダート電極３７゜３８を形成する。第
２ｂ図に示す第２ａ図の２イ同の電界効果型トランジス
タの等価回路においてＳＳドープ領域２７が一方のトラ
ンジスタドレイン領域２５と他方のトランクスフのソー
ス領域２４とを結ぶ内部配線として働くわけである。 また、第３ａ図に示すように、ヘテロ接合を有する電界
効果型トランジスタを前述の実施態様ｆｌｌのように形
成する際に、半絶縁性ＧａＡｓ基板４１上のノンドープ
ＧａＡｓ半導体層４２へのＳｉイオン注入によるソース
領域４３およびドレイン領域４４の形成と同時にコンタ
クト用Ｓｉ ドープ領域４５を少し離れたところに形成
する。そして、男１ｊのマスク膜を利用してＳｔ ドー
プ量を変えてイオン注入によってドレイン領域４４とコ
ンタクト１１１領域４５とを結ぶＳｉ ドープ領域４６
を形成する。 そして、Ｓｌ ドープのｎ−ＡｔＧａＡｓ層４１を分子
線エピタキシーで形成し、ソース電極４８．１’レイン
電極４９およびコンタクト電極５０を同時に形成し、合
金化熱処理を施こして、合金領域５１゜５２．５３を形
成し、次に、ゲート電極５１を形成する。したがって、
第３ｂ図に示す第３ａ図の電界効果型トランジスタの等
価回路での抵抗はＳｉドープ領域４６である。 上述の好ましい実施態様例においては、Ｓｉのイオン注
入および熱処理工程を行なうために、ノンドープＧａＡ
ｓ半導体層内に発生する二次元電子ガス層の表面が劣化
してしまい、電子移動度がＧａＡｓおよびＡｔＧａＡｓ
の連続エピタキシャル成長の場合よりも劣ることになる
。そこで、ＡｔＧａＡｓ層の形成前にＧａＡｓ層の表面
を少しエツチング除去することを行なうが、エツチング
装置から分子線エピタキシャル成長装置へ移す際に空気
に触れてエツチングした表面に酸素が吸着されるので、
この酸素を除く処理を行なうのがよい。この酸素除去を
分子線エピタキシャル成長装置にて高真空中でＧａＡｓ
基板５５０ないし６００℃に加熱し、同時に、Ａｓを分
子線としてＧａＡｓ層表面に当てることによ−って行な
うことができるが、それでもＧａＡｓ層表面は連続エピ
タキシャル成長の場合よシも少し劣ってし１う。そこで
、コンタクト抵抗の低減を図９つつ電子移動度の劣化の
ない電界効果型トランジスタが次のようにして製造でき
る。 前述の実施態様例での第１Ｃ図のようにＡＡＮ保護膜８
を形成してイオン注入後のアニール熱処理を行なって、
この保獲膜８をエツチング除去する。 さらに、ＧａＡｓ Ｎ ２の表面を少しエツチング除去
してから分子線エビクキシャル成長装置内に入れる。好
ましくは、ＧａＡｓ層２のエツチング表面に吸着した酸
素を飛ばすために、装置内なエピタキシャル成長時と同
じ真空度にしてＧａＡｓ基板１を５５０℃に加熱し、こ
のとき、Ａｓの抜けるのを防止するようにＡｓ分子線を
ＧａＡｓ層表面に当てる。この分子線エビクキシャル成
長装置内にてＧａＡｓ層２表面上に、第４ａ図に示すよ
うに、第３の半導体層である薄い第２のノンドープＧａ
Ａｓ半導体層６１（厚さ＝５ないし１０ｎｍ）”（ｉ：
エピタキシャル成長させ、続いて、Ｓｌを１〜２Ｘ１０
ｃｍドープしたｎ−ＡＡＧａＡｓＡｔａＡｓ層：８０
ｎｍ）をエピタキシャル成長させる、すなわち、真空を
破ること々く連続エピタキシャル成長させる。 次に、第１ｄ図および第１ｅ図を参照して説明したよう
にソー、スミ極６３、ドレイン電極６４を、第４ｂ図に
示すように、連続エピタキシャル成長させたｎ−Ａ／Ｇ
ａＡ、＋層６２上に形成し、合金化熱処理を施こして合
金領域６５．６６を形成し、そしてダート電極６８を形
成する。 このように１７て得られたヘテロ接合を有する電界効果
型トランジスタの場合に、第３の薄い半導体層である第
２のノンドープＧａＡｓ半導体層６１に二次元電子ガス
層が発生することになり、このＧａＡｓ １％ ６１と
その上のｎ−ＡｔＧａＡｓ層６２とが良好なヘテロ接合
界面を形成しているので、電子移動度の劣化はない。ま
た、ＧａＡｓ層６１は二次元電子ガス層が発生しうる厚
さ５ないし１０ ｎｍ と薄いので直列抵抗の増加はほ
とんどなく、コンタクト抵抗の低減効果は十分に達成さ
れている。さらに、第２ａ図、第２ｂ図、第３ａ図およ
び第３ｂ図に関連して説明したように配線又は抵抗とな
る別の不純物領域をこの場合にも同様に形成することが
できる。 尚、本実施例ではＧａＡｓ系の半導体装置で説明したが
、ゲルマニウム、カドミウム・テルル、インジュウム・
アンチモン、ガリウム・アンチモン、インジウム・ヒ素
等他の化合物半導体材料を使用した装置にも適用できる
。 （力 発明の効果 以上の様に、本発明によれば、ヘテロ接合を有し、二次
元電子ガスを利用した電界効果型トランジスタにおいて
、ソースおよびドレインのコンタクト抵抗を低減でき、
ローノイズ化および高速動作化を可能にする。 ４、図面の簡単な説明 第１ａ図ないし第１ｅ図は、本発明に係る製造方法を説
明する半導体装置の概略断面図であり、第２ａ図は、本
発明に係る配線を有する半導体装置の概略断面図であシ
、 第２ｂ図は、第２ａ図の半導体装置の等価回路図であシ
、 第３ａ図は、本発明に係る抵抗を有する半導体装置の概
略断面図であり、 第３ｂ図は、第３ａ図の半導体装置の等価回路図であり
、 第４ａ図および第４ｂ図は、第３の半導体層である薄い
ＧａＡｓノンドープ半導体層をさらに形成している本発
明に係る製造方法を説明する半導体装置の概略断面図で
ある。 ■・・・半絶縁性ＧａＡｓ基板、２・・・ノンドープＧ
ａＡｓ半導体層、３・・・マスク膜、６・・・ソース領
域、７・・・ドレイン領域、８・・・保設膜、９・・・
ｎ−ＡｔＧａＡｓ電子供給層、１０−・・ソース電極、
１１・・・ドレイン電極、１２・・・ダート電極、２２
．４２・・・ノンドープＧａＡｓ半導体層、２８ 、４
７ ” ｎ−ＡｔＧａＡｓ電子供給層、６１・・・薄い
ノンドープＧａＡｓ半導体層、６２・・・ｎ−ＡｔＧａ
Ａｓ電子供給層。 第２ａ回 寸 第２ｂ回 第３ｂ図 二Ａ訂」Ｌ−ノＯ ２８第４ｏ回 ≧２ 第４ｂ回
明する半導体装置の概略断面図であり、第２ａ図は、不
発明に係る製造方法の応用例を示す半導体装置の概略ル
ミ面図であり、第２ｂ図は、第２ａ図の半導体装置の等
価回路囚であり、 第３ａ図は、不発明に係る製造方法の別の応用例を示す
半導体装置の概略断面図であり、第３ｂ図は、第３ａ崗
の半導体装Ｂの等価回路図であり、 第４ａ図および第４ｂ崗は、薄い第２のＧａＡＳ真性半
導体層をさらに形成している不発明に係る製造方法を説
明する半導体装置の概略断面図でめる０ １・・・半絶縁性ＧａＡｓ基板 ２・・・ノンドープＧａＡ３牛導体ノ砦３・・・マスク
ｊ臭 ６・・・ソース領域 ７・・・ドレイン領域 ８・・・保護膜 ９− ｎ−ＡＩＱａＡｓ電子供給層 １０・・・ソース電極 １１・・・ドレイン電極 ｌ２・・・ゲート電極 ２２．４２・・・ノンドープＧａＡＳ半導体層２８ 、
４７− ｎ −ＡＩＧａＡｓ 電子供＃層６１・・・第
２のノンドープＱａＡｓ半導体層６２−・・ｎ −ＡＩ
ＧａＡｓ ’＋ｆＬ子供給子供給出特許 出願人株式会社 特許出頒代理人 弁理士 官 木 朗 弁理士 西 舘 オロ 之 弁理士 内田幸男 弁理士 山 口 昭 之 第１０図 第１ｄ図 第１ｂ図 第１ｅ図 第１Ｃ図 手続補正書 昭和５９年を月３７日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５８年特許願第１０１７６７号 ２、発明の名称 半導体装置およびその製造方法（新名称）３、補正をす
る者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 住所 〒１０５東京都港区虎ノ門−丁目８番１０号（２
）明細書全文 （３）図面（全図） （２）明細書全文を別紙のとおりに補正する０（３）図
面（第１ａ図〜第１ｅ図、第２ａ図、第２ｂ図、第３ａ
図、第３ｂ図、第４ａ図および第４ｂ図）を別紙のとお
シに補正する。 ８、添付書類の目録 （１）全文補正明細書 １通 （２）’Ｆ’面（全［シ１） １う黴 全文訂正明細書 １、発明の名称 半導体装置およびその製造方法 ２、特許請求の範囲 ■、基板と；該基板上に形成された第１の半導体層であ
って、ソースおよびドレイン電極に対応する位置に不純
物導入領域を有する第１の半導体層：該第１の半導体層
上に形成され、かつ該第１の半導体層よりも電子親和力
が小さく電子供給層となる第２の半導体層と；該第２の
半導体層上に設けられたダート電極と；該第２の半導体
層上に設けられ、かつ前記不純物導入領域に達する合金
領域を有するソースおよびドレイン電極と；を具備する
ことを特徴とする半導体装置。 ２、基板−ヒに第１の半導体層をエピタキシャル成長に
よって形成し；該第１の半導体層のソースおよびドレイ
ン電極に対応する部分に不純物を導入して不純物尋人領
域を形成し；前記第１の半導体層上に、該第１の半導体
層よシも電子親和力が小さく電子供給層となる第２の半
導体層をエピタキシャル成長によって形成し；該第２の
半導体層上にソースおよびドレイン電極を形成し；熱処
理によって該ソースおよびドレイン電極の下に前記不純
物導入領域に達する合金領域を形成し；そして、前記第
２の半導体層上にダート電極を形成する工程を有するこ
とを特徴とする半導体装置の製造方法。 ３、基板と；該基板上に形成された第１の半導体層であ
って、ソースおよびドレイン電極に対応する位置に不純
物導入領域を有する第１の半導体層；該第１の半導体層
上に形成されかつ該第１の半導体層と同じ材料からなる
第３の薄い半導体層と；該第３の半導体層上に形成され
、かつ前記第１の半導体層よりも電子親和力が小さく電
子供給層となる第２の半導体層と；該第２の半導体層上
に設けられ、かつ前記不純物導入領域に達する合金領域
を有するソースおよびドレイン電極と；前記第２の半導
体層上に設けられたダート電極と；を具備することを特
徴とする半導体装置。 ４、基板上に第１の半導体層をエビタキシャル成長によ
って形成し；該第１の半導体層のソースおよびドレイン
電極に対応する部分に不純物を導入して不純物領域を形
成し；前記第１の半導体層上に、該第１の半導体層と同
じ材料からなる第３の薄い半導体層をエピタキシャル成
長によって形成し；該第３の薄い半導体層上に、前記第
１の半導体層よりも電子親和力が小さく電子供給層とな
る第２の半導体層をエピタキシャル成長によって形成し
；該第２の半導体層上にソースおよびドレイン電極を形
成し；熱処理によって該ソースおよびドレイン電極の下
に前記不純物領域に達する合金領域を形成し；そして、
前記第２の半導体層上にダート電極全形成する工程を有
することを特徴とする半導体装置の製造方法。 ５ 基板と；該基板上に形成された第１の半導体層でア
って、ソースおよびドレイン電極に対応する位置に不純
物導入領域を有する第１の半導体層：該第１の半導体層
上に形成され、かつ該第１の半導体層よりも電子親和力
が小さく電子供給層となる第２の半導体層と；該第２の
半導体層上に設けられたダート電極と；該第２の半導体
層上に設けられ、かつ前記不純物導入領域に達する合金
領域を有するソースおよびドレイン電極と；を具備する
半導体装置において、前記不純物導入領域の少なくとも
ひとつと接続しかつ配線又は抵抗となる別の不純物導入
領域が前記第１の半導体層に形成されていることを特徴
とする半導体装置。 ６、基板と；該基板上に形成された第１の半導体層であ
って、ソースおよびドレイン電極に対応する位置に不純
物導入領域を有する第１の半導体層；該第１の半導体層
上に形成されかつ該第１の半導体層と同じ材料からなる
第３の薄い半導体層と；該第３の薄い半導体層上に形成
され、かつ前記第１の半導体層よシも電子親和力が小さ
く電子供給層となる第２の半導体層と；該第２の半導体
層上に設けられ、かつ前記不純物導入領域に達する合金
領域を有するソースおよびドレイン電極と；前記第２の
半導体層上に設けられたダート電極と；を具備する半導
体装置において、前記不純物導入領域の少なくともひと
つと接続しかつ配線又は抵抗となる別の不純物導入領域
が前記第１の半導体層に形成されていることを特徴とす
る半導体装置。 ３、発明の詳細な説明 ■ 発明の技術分野 本発明は、半導体装置、よシ詳しく述べるならば、ヘテ
ロ接合を有し、二次元電子ガスを利用して高速動作全可
能とした化合物半導体から成る電界効果型トランジスタ
およびその製造方法に関するものである。 （イ）従来技術と問題点 本発明は、本出願人がすでに出願した特許出願（特開昭
第５７−７１６５号、第５７−１７６７７３号および第
５７−１８０１８６号）に係る電界効果型トランジスタ
の改良に関するものである。 ヘテロ接合を有し、二次元電子ガスを利用した電界効果
型トランジスタの大きな％９．は、二次元’ＩＴＬ子ガ
ス層での高電子移動度が電子の不純物散乱の影響を少な
くすることによって達成され、さらに低温になるに従っ
て格子散乱の影響も少なくなるのでもっと電子移動度が
高くなることである。 しかしながら、例えばガリウ゛ム・砒素（ＧａＡｉ ）
系電界効果型トランジスタでは、アルミニウム・ガリウ
ム・砒素（ＡｔＧａＡｓ）表面より二次元６子ガス層へ
のソースおよびドレインのコンタクト抵抗が高いという
問題がある。これは、主として、ＡｔＧａＡｓ層の抵抗
が比較的高いことおよび二次元電子ガス層へ電流をバン
ドギャップの井戸を通して流すことのためである。そこ
で、ソースおよびドレイン電極を金ダルマニウム（Ａｕ
Ｇｅ ）で作り熱処理によってＡｔＧ ａ Ａ ３層さ
らにＧａＡａ ｉ’ｌ々と合金化して、コンタクト領域
とソースおよびドレイン領域とを兼ねたオーミック接続
領域を形）４’７． している〇（つ）発明の目的 本発明の目的は、ヘテロ接合を有する電界効宋型トラン
ジスタにおいてソースおよびドレインのコンタクト抵抗
をもつと低減させることである。 コンタクト抵抗の低減によって改定が効果型］・ランゾ
スタのローノイズ化および高速動作化が図れる。 に）発明の構成 上述の目的が、基板と；該基板上に形成された第１の半
導体層であって、ソースおよびドレイン電極に対応する
位置に不純物導入領域を有する第１の半導体層；該第１
の半導体層上に形成され、かつ該第１の半導体層よシも
電子親″ｆｌｌ力が少さく電子供給層となる第２の半導
体層と；該第２の半導体層上に設けられたダート電極と
；該第２の半導体層上に設けられ、かつ不純物導入領域
に達する合金領域を有するソースおよびドレイン電極と
；を具備することを特徴とする半導体装置を提供するこ
とにより達成され、この半導体装置ｆ：製造する方法は
従来の製造方法に加えて第１の半導体層のソースおよび
ドレイン電極に対応する部分に不純物を導入して不純物
導入領域を形成する工程を有している。 本発明に係る製造方法に従って第１の半導体層に高湿度
の不純物導入（１″−プ）領域のソース領域およびドレ
イン領域を形成することによって、二次元電子ガス層が
低抵抗のソースおよびドレイン領域を介して電極と接続
することになり、二次元電子ガス層の実効接触面積が増
大してコンタクト抵抗が低減できる。 なお、上述の本発明に係る製造方法においては、不純物
の選択的導入（ビー２ング）処理およびそれに伴う熱処
理を必要とするために、例えば、第１の半導体層である
ノンドープＧａＡｓ半導体層の上に電子親和力のより小
さい第２の半導体層であるＡｔＧａＡｓ層を連続エピタ
キシャル成長で形成できないので、分子線エピタキシャ
ル成長装置でノンドープＧａＡｓ半導体層に続いてＡｔ
ＧａＡｓ層を連続エピタキシャル成長させたものに比べ
てこれら層の界面特性が劣る。そのために、二次元電子
ガス層の電子移動度（Ｍｏｂｉｌｉｔｙ）も劣ってし捷
う。 このような電子移動度の劣化を回避するために、第２の
半導体層のエピタキシャル成長前に、不純物導入領域で
あるソースおよびドレイン領域が形成された第１の半導
体層の上にエピタキシャル成長法によって薄い第１の半
導体層と同一の材料から成る第３の半導体層、例えば、
ノンドープＧａＡｓ層を形成することが好ましい。この
第３の半導体層はその厚さが５ないし１０ ｎｍでよく
、ここに二次元電子ガス層が発生することになシ、そし
て、第２の半導体層をこの上に真空を破ることなく連続
エピタキシャル成長させるのがよい。 さらに、第１の半導体層に形成した不純物導入領域の少
なくともひとつと接続しかつ配線又は抵抗となる別の不
純物領域を第１の半導体層に形成することができる。 （３）発明の実施例 以下、添付図面を参照して本発明の好ましい実施態様例
によって本発明を説明する。 第１ａ図ないし第１ｅ図は本発明に係る製造方法での工
程を説明するヘテロ接合を有する電界効果型トランジス
タの概略断面図である。 第１ａ図に示すように、半絶縁性ＧａＡｓ基板１上に分
子線エピタキシー法によってノンドープＧａＡ１のＧａ
Ａｓ層２を約２μｍ厚にエピタキシャル成長させる。こ
のＧａＡｓ層２の上にマスク膜３を二酸化珪素（ＳｉＯ
２）、シリコンナイトライド（Ｓ ｉ 、Ｎ４） 又は
アルミナイドライド（ＡｔＮ）で化学的気相成長（ＣＶ
Ｄ ）法、ス・ぐツタリング法又は反応性スノ母ツタリ
ング法によって形成する。 次に、ホトレジストを利用した通常のホトエツチング法
によって、第１ｂ図に示すようにマスク膜３のソースお
よびドレインに対応する部分を選択的にエツチング除去
して孔４および５を形成する。イオン注入法によって不
純物、例えば、シリコン（ｓｌ）を孔４および５を通し
てＧａＡｓ層２ヘドーグしてｎ＋のソース領域６および
ドレイン領域７を形成する。例えば、１５０ ｋｅＶの
注入エネルギーで５×１０ 口 でｓｌ をドーグする
。そして、マスク膜３を適切なエツチング剤で除去する
。 イオン注入後の熱処理を行なう前に、第１ｃ図に示すよ
うに、熱処理時にＡｓが抜けるのを防止するために、保
護膜Ｓ ｆ ＧａＡｓ層２上に形成する。 この保護膜８は窒化アルミニウム（ＡｔＮ）又はＳｉ３
Ｎ４をＣＶＤ法、スバ、３リング法又は反応性スノやツ
タリング法によって飛着返せて形１ノにできる。 例えば、厚さ約０゜１μｍのＡｔＮを反応性スパッタリ
ング法によって形成する。そして、アニール熱処理（例
えば、８５０℃で２０分の熱処理）を行カう。そして、
保護膜８を適切なエツチング剤で除去する。 上述の熱処理を行なう際に、保護膜８を形成しないで、
高真空中でＡｓ ｉ分子線エピタキシー的にＧ ａ Ａ
ｓ層２にぶつけるようにして熱処理することも可能であ
る。 保護膜８の除去後に、ＧａＡｓ層２の表面を１０ないし
２０ ｎｍ程硫酸（Ｉ（２Ｓ０４）系や水酸化カリウム
（ＫＯＨ）系エラチャン）またはＣＣ４２Ｆ’２等によ
るプラズマエツチングによってエツチングして表面変質
層を除去する。そして、分子線エピタキシャル成長装置
内に入れて、高真空中で塩酸（ＨＣｌ）ガスによるエツ
チング、またはアルゴン（Ａｒ）、ヘリウム（Ｉ（ｅ）
ガス等によるス・ぐツタによυ酸化膜を完全に取り除い
た後第１ｄに示すように、Ｓｉドーグのｎ−ＡｔＧａＡ
ｓ層（電子供給層）９をＧａＡｓ層２上にエピタキシャ
ル成長させる。したがって、ｎ−ＡｔＧａＡｓ層９とＧ
ａＡｓ層２とはへテロ接合して □いる。このＡｔＧａ
Ａａ Ｋａ ９は、例えば、その厚さを約８０ ｎｍと
し、１〜２×１０ ｃｒｎ のＳｌドーゾ量である。そ
の後に、金ゲルマニウム（ＡｕＧｅ／Ａｕ）を真空蒸着
によってＡｔＧａＡｓ層９上に選択的に付着させて、ソ
ース電極１０およびドレイン電極１１を形成する。そし
て、従来と同様に４５０℃で１分間程度の熱処理を行な
うことによってこれら電極１０および１１とＡｔＧａＡ
ｓ層９およびＧａＡｓ層２のソースおよびドレイン領域
６，７の一部とを合金化して、二次元電子ガス層との接
続合金領域１２および１３が得られオーミック接続とな
る。 次に、第１ｅ図に示すように、ＡｔＧａＡｓ層 Ｊ脅９
とでショットキーバリヤを形成するダート電極１２をチ
タン・白金・金（Ｔ ｉ／Ｐｔ／Ａｕ ）又はアルミニ
ウム（Ａｔ）の真空蒸着で選択的に付着させて形成する
。 このように得られたヘテロ接合を有する電界効果型トラ
ンジスタはソースおよびドレインのコンタクト抵抗が従
来の１Ｏ−５ｒＬ６ｎ程度から１０−６〜１０−７Ω（
１）程度に約１桁低減でき、ローノイズ化が図れる。 本発明に係る製造方法の応用例として、第２ａ図、第２
ｂ図、第３ａ図および第３ｂ図に示すように、ＧａＡｓ
層への付加イオン注入をソースおよびドレイン領域を形
成すると同時にあるいは独自に行なうことによって、ヘ
テロ接合を有する電界効果型トランジスタ相互の接続配
線あるいは抵抗の形成が可能である。 第２ａ図に示すように、２個のへテロ接合を有する電界
効果型トランジスタにおいて半絶縁性ＧａＡｓ基板２１
上のノンドープＧａＡｓ半導体層２２へ上述したように
本発明に従ってＳｔ ｆイオン注入してそれぞれのソー
ス領域２３．２４およびドレイン領域２５．２６を形成
し、同時にドレイン領域２５とソース領域２４とを結ぶ
ライン状のＳｉ ドープ領域２７を形成する。そして、
前述の実施態様例のようにＳｌ ドープのｎ−ＡｔＧａ
Ａｓ層２８を分子線エピタキシーで形成し、ソース電極
２９．３０およびドレイン電極３１．３２を形成し、合
金化熱処理を施こして合金領域３３．３４゜３５．３６
を形成し、次に、ダート電極３７゜３８を形成する。第
２ｂ図に示す第２ａ図の２イ同の電界効果型トランジス
タの等価回路においてＳＳドープ領域２７が一方のトラ
ンジスタドレイン領域２５と他方のトランクスフのソー
ス領域２４とを結ぶ内部配線として働くわけである。 また、第３ａ図に示すように、ヘテロ接合を有する電界
効果型トランジスタを前述の実施態様ｆｌｌのように形
成する際に、半絶縁性ＧａＡｓ基板４１上のノンドープ
ＧａＡｓ半導体層４２へのＳｉイオン注入によるソース
領域４３およびドレイン領域４４の形成と同時にコンタ
クト用Ｓｉ ドープ領域４５を少し離れたところに形成
する。そして、男１ｊのマスク膜を利用してＳｔ ドー
プ量を変えてイオン注入によってドレイン領域４４とコ
ンタクト１１１領域４５とを結ぶＳｉ ドープ領域４６
を形成する。 そして、Ｓｌ ドープのｎ−ＡｔＧａＡｓ層４１を分子
線エピタキシーで形成し、ソース電極４８．１’レイン
電極４９およびコンタクト電極５０を同時に形成し、合
金化熱処理を施こして、合金領域５１゜５２．５３を形
成し、次に、ゲート電極５１を形成する。したがって、
第３ｂ図に示す第３ａ図の電界効果型トランジスタの等
価回路での抵抗はＳｉドープ領域４６である。 上述の好ましい実施態様例においては、Ｓｉのイオン注
入および熱処理工程を行なうために、ノンドープＧａＡ
ｓ半導体層内に発生する二次元電子ガス層の表面が劣化
してしまい、電子移動度がＧａＡｓおよびＡｔＧａＡｓ
の連続エピタキシャル成長の場合よりも劣ることになる
。そこで、ＡｔＧａＡｓ層の形成前にＧａＡｓ層の表面
を少しエツチング除去することを行なうが、エツチング
装置から分子線エピタキシャル成長装置へ移す際に空気
に触れてエツチングした表面に酸素が吸着されるので、
この酸素を除く処理を行なうのがよい。この酸素除去を
分子線エピタキシャル成長装置にて高真空中でＧａＡｓ
基板５５０ないし６００℃に加熱し、同時に、Ａｓを分
子線としてＧａＡｓ層表面に当てることによ−って行な
うことができるが、それでもＧａＡｓ層表面は連続エピ
タキシャル成長の場合よシも少し劣ってし１う。そこで
、コンタクト抵抗の低減を図９つつ電子移動度の劣化の
ない電界効果型トランジスタが次のようにして製造でき
る。 前述の実施態様例での第１Ｃ図のようにＡＡＮ保護膜８
を形成してイオン注入後のアニール熱処理を行なって、
この保獲膜８をエツチング除去する。 さらに、ＧａＡｓ Ｎ ２の表面を少しエツチング除去
してから分子線エビクキシャル成長装置内に入れる。好
ましくは、ＧａＡｓ層２のエツチング表面に吸着した酸
素を飛ばすために、装置内なエピタキシャル成長時と同
じ真空度にしてＧａＡｓ基板１を５５０℃に加熱し、こ
のとき、Ａｓの抜けるのを防止するようにＡｓ分子線を
ＧａＡｓ層表面に当てる。この分子線エビクキシャル成
長装置内にてＧａＡｓ層２表面上に、第４ａ図に示すよ
うに、第３の半導体層である薄い第２のノンドープＧａ
Ａｓ半導体層６１（厚さ＝５ないし１０ｎｍ）”（ｉ：
エピタキシャル成長させ、続いて、Ｓｌを１〜２Ｘ１０
ｃｍドープしたｎ−ＡＡＧａＡｓＡｔａＡｓ層：８０
ｎｍ）をエピタキシャル成長させる、すなわち、真空を
破ること々く連続エピタキシャル成長させる。 次に、第１ｄ図および第１ｅ図を参照して説明したよう
にソー、スミ極６３、ドレイン電極６４を、第４ｂ図に
示すように、連続エピタキシャル成長させたｎ−Ａ／Ｇ
ａＡ、＋層６２上に形成し、合金化熱処理を施こして合
金領域６５．６６を形成し、そしてダート電極６８を形
成する。 このように１７て得られたヘテロ接合を有する電界効果
型トランジスタの場合に、第３の薄い半導体層である第
２のノンドープＧａＡｓ半導体層６１に二次元電子ガス
層が発生することになり、このＧａＡｓ １％ ６１と
その上のｎ−ＡｔＧａＡｓ層６２とが良好なヘテロ接合
界面を形成しているので、電子移動度の劣化はない。ま
た、ＧａＡｓ層６１は二次元電子ガス層が発生しうる厚
さ５ないし１０ ｎｍ と薄いので直列抵抗の増加はほ
とんどなく、コンタクト抵抗の低減効果は十分に達成さ
れている。さらに、第２ａ図、第２ｂ図、第３ａ図およ
び第３ｂ図に関連して説明したように配線又は抵抗とな
る別の不純物領域をこの場合にも同様に形成することが
できる。 尚、本実施例ではＧａＡｓ系の半導体装置で説明したが
、ゲルマニウム、カドミウム・テルル、インジュウム・
アンチモン、ガリウム・アンチモン、インジウム・ヒ素
等他の化合物半導体材料を使用した装置にも適用できる
。 （力 発明の効果 以上の様に、本発明によれば、ヘテロ接合を有し、二次
元電子ガスを利用した電界効果型トランジスタにおいて
、ソースおよびドレインのコンタクト抵抗を低減でき、
ローノイズ化および高速動作化を可能にする。 ４、図面の簡単な説明 第１ａ図ないし第１ｅ図は、本発明に係る製造方法を説
明する半導体装置の概略断面図であり、第２ａ図は、本
発明に係る配線を有する半導体装置の概略断面図であシ
、 第２ｂ図は、第２ａ図の半導体装置の等価回路図であシ
、 第３ａ図は、本発明に係る抵抗を有する半導体装置の概
略断面図であり、 第３ｂ図は、第３ａ図の半導体装置の等価回路図であり
、 第４ａ図および第４ｂ図は、第３の半導体層である薄い
ＧａＡｓノンドープ半導体層をさらに形成している本発
明に係る製造方法を説明する半導体装置の概略断面図で
ある。 ■・・・半絶縁性ＧａＡｓ基板、２・・・ノンドープＧ
ａＡｓ半導体層、３・・・マスク膜、６・・・ソース領
域、７・・・ドレイン領域、８・・・保設膜、９・・・
ｎ−ＡｔＧａＡｓ電子供給層、１０−・・ソース電極、
１１・・・ドレイン電極、１２・・・ダート電極、２２
．４２・・・ノンドープＧａＡｓ半導体層、２８ 、４
７ ” ｎ−ＡｔＧａＡｓ電子供給層、６１・・・薄い
ノンドープＧａＡｓ半導体層、６２・・・ｎ−ＡｔＧａ
Ａｓ電子供給層。 第２ａ回 寸 第２ｂ回 第３ｂ図 二Ａ訂」Ｌ−ノＯ ２８第４ｏ回 ≧２ 第４ｂ回
Claims (1)
- １、第１の半導体層のソース及びドレイン電極に対応す
る領域に不純物を導入して導電型領域を形成し、１ｉｔ
Ｊ記第１の半導体層上に、電子供給層となるＭｉＪ記第
１の半導体層よりも電子栽オロカの小さい第２の半導体
層を形成する工程を有することを特徴とする半導体装置
の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58101767A JPS605570A (ja) | 1983-06-09 | 1983-06-09 | 半導体装置の製造方法 |
| CA000455764A CA1226375A (en) | 1983-06-09 | 1984-06-04 | Semiconductor device and method of producing the same |
| EP84303837A EP0131379B1 (en) | 1983-06-09 | 1984-06-06 | Semiconductor device having a heterojunction, and method for producing it |
| DE8484303837T DE3484666D1 (de) | 1983-06-09 | 1984-06-06 | Halbleiteranordnung mit heterouebergang und verfahren zu deren herstellung. |
| KR1019840003247A KR900005560B1 (ko) | 1983-06-09 | 1984-06-09 | 반도체장치 및 그 제조방법 |
| US07/094,079 US4795717A (en) | 1983-06-09 | 1987-09-08 | Method for producing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58101767A JPS605570A (ja) | 1983-06-09 | 1983-06-09 | 半導体装置の製造方法 |
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