JPS6056332B2 - Ａ−ｄ変換回路 - Google Patents
Ａ−ｄ変換回路Info
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- JPS6056332B2 JPS6056332B2 JP51073162A JP7316276A JPS6056332B2 JP S6056332 B2 JPS6056332 B2 JP S6056332B2 JP 51073162 A JP51073162 A JP 51073162A JP 7316276 A JP7316276 A JP 7316276A JP S6056332 B2 JPS6056332 B2 JP S6056332B2
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- JP
- Japan
- Prior art keywords
- voltage
- output
- charging
- terminal
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はＡ−Ｄ（アナログ−ディジタル）変換回路に
関し、特に電圧一時間変換型Ａ−Ｄ変換回路を対象とす
る。
関し、特に電圧一時間変換型Ａ−Ｄ変換回路を対象とす
る。
電圧一時間変換型Ａ−Ｄ変換回路として第４図のよう
な回路が一般に知られている。
な回路が一般に知られている。
同図に示すように、正と負の入力端子を有する一個の
電圧比較器Ａｏと電源Ｖｃｃ端子と接地電位端子間に定
電流源回路１０とコンデンサＣｏを直列接続するととも
に、コンデンサＣｏに並列接続されたスイッチングトラ
ンジスタＱｏからなる充放電回路とを有し、上記電圧比
較器の正の入力端子にはアナログ入力電圧■ｎを印加し
負の入力端子には上記充放電回路の出力電圧を印加し、
上記充放電回路のスイッチングトランジスタＱ。
電圧比較器Ａｏと電源Ｖｃｃ端子と接地電位端子間に定
電流源回路１０とコンデンサＣｏを直列接続するととも
に、コンデンサＣｏに並列接続されたスイッチングトラ
ンジスタＱｏからなる充放電回路とを有し、上記電圧比
較器の正の入力端子にはアナログ入力電圧■ｎを印加し
負の入力端子には上記充放電回路の出力電圧を印加し、
上記充放電回路のスイッチングトランジスタＱ。
は一定の間隔をもつて到来するクロックパルスφｄによ
つて駆動するものとし、上記電圧変換器んの出力ＶＯと
充放電用クロックパルス電圧をインバータ回路Ｌ５によ
つて反転させた反転出力査す及び逐次的に到来するクロ
ックパルスφとをＮ１論理回路Ｌ５の入力に印加し、こ
のＡＮＤ論理回路の出力ＶＯｕｔを変換出力として取り
出すものである。この回路の動作の概略を説明すれば次
の通りである。先ず、充放電用クロックパルスφｄが高
レベル゜“Ｈ゛（゜゜１゛レベル）となるとスイッチン
グトランジスタＱ。
つて駆動するものとし、上記電圧変換器んの出力ＶＯと
充放電用クロックパルス電圧をインバータ回路Ｌ５によ
つて反転させた反転出力査す及び逐次的に到来するクロ
ックパルスφとをＮ１論理回路Ｌ５の入力に印加し、こ
のＡＮＤ論理回路の出力ＶＯｕｔを変換出力として取り
出すものである。この回路の動作の概略を説明すれば次
の通りである。先ず、充放電用クロックパルスφｄが高
レベル゜“Ｈ゛（゜゜１゛レベル）となるとスイッチン
グトランジスタＱ。
がオンとなり、これによりコンデンサＣＯの充電電荷は
このトランジスタ９を介して放電される。そして、コン
デンサＣＯの容量を小さくしておけばこの放電は比較的
早くなされるから、コンデンサＣＯの端子間電圧はＯ■
となる。この電圧は入力電圧■ｎより低くなるからその
出力■ｏぱ゜Ｈ゛レベルとなる。次に充放電用のクロッ
クパルスφｄは直ちに″Ｌ″レベルＣ６Ｏクレベル）と
なると、その反転出力ｉ了ぱ“Ｈ゛レベルとなる。この
とき、スイッチトランジスタＱ。はオフ状態となつてコ
ンデンサＣＯの放電経路は遮断され、コンデンサＣＯは
その両端電圧が徐々に高くなるように、定電流源１。か
ら電流によつて充電される。φｄの６１″レベルの期間
をＴｄとすれ ＩＴｄ
ば、コンデンサＣＯの最大充電電圧Ｖｍａｘは檜となる
。
このトランジスタ９を介して放電される。そして、コン
デンサＣＯの容量を小さくしておけばこの放電は比較的
早くなされるから、コンデンサＣＯの端子間電圧はＯ■
となる。この電圧は入力電圧■ｎより低くなるからその
出力■ｏぱ゜Ｈ゛レベルとなる。次に充放電用のクロッ
クパルスφｄは直ちに″Ｌ″レベルＣ６Ｏクレベル）と
なると、その反転出力ｉ了ぱ“Ｈ゛レベルとなる。この
とき、スイッチトランジスタＱ。はオフ状態となつてコ
ンデンサＣＯの放電経路は遮断され、コンデンサＣＯは
その両端電圧が徐々に高くなるように、定電流源１。か
ら電流によつて充電される。φｄの６１″レベルの期間
をＴｄとすれ ＩＴｄ
ば、コンデンサＣＯの最大充電電圧Ｖｍａｘは檜となる
。
このφｄが６６Ｌ″レベルの期間、コンデン
ＩＴｄサＣＯの最大充電電圧■Ｍａｘはせと
なる。
ＩＴｄサＣＯの最大充電電圧■Ｍａｘはせと
なる。
このφｄが′４Ｌ８レベルの期間、コンデンサＣＯの充
電電圧が入力電圧はＶｉｎより低い間は電圧比較器Ａ。
一の出力電圧Ｖ。は“゜Ｈ゛レベルとなり、従つて、Ａ
ＮＤ論理回路Ｌ６の出力ＶＯｕｔには逐次的に到来する
クロックパルスφの波形がそのまま出ることとなる。そ
して充電電圧が入力電圧■ｎを超えるようになると、電
圧比較器んの入力状態が変化するため、その出力Ｖ。は
反転し゜“Ｌ゛レベルとなる。このため、ＡＮＤ論理回
路！のゲートが閉じ、出力ＶＯｕｔは６６Ｌ１レベルと
なる。したがつて、出力ＶＯｕｔのクロックパルスが表
われた時間ｔを測定することにより、又はそのクロック
パルスの数をカウンタ回路等により数えることによりア
ナログ入力電圧の値を知ることができるものとなる。し
かしながら、上記変換回路は以下に示すような欠点を有
する。
電電圧が入力電圧はＶｉｎより低い間は電圧比較器Ａ。
一の出力電圧Ｖ。は“゜Ｈ゛レベルとなり、従つて、Ａ
ＮＤ論理回路Ｌ６の出力ＶＯｕｔには逐次的に到来する
クロックパルスφの波形がそのまま出ることとなる。そ
して充電電圧が入力電圧■ｎを超えるようになると、電
圧比較器んの入力状態が変化するため、その出力Ｖ。は
反転し゜“Ｌ゛レベルとなる。このため、ＡＮＤ論理回
路！のゲートが閉じ、出力ＶＯｕｔは６６Ｌ１レベルと
なる。したがつて、出力ＶＯｕｔのクロックパルスが表
われた時間ｔを測定することにより、又はそのクロック
パルスの数をカウンタ回路等により数えることによりア
ナログ入力電圧の値を知ることができるものとなる。し
かしながら、上記変換回路は以下に示すような欠点を有
する。
（１）上述のように第４図に示したような一般の積分型
Ａ−Ｄ変換回路では、コンデンサＣＯに蓄積された電荷
を零電位になるまで放電させ、しかる後人力電圧に達す
るまでの時間を基準としてこの回路を動作させることに
しているため、充放電のための時間がかかり、変換スピ
ードが遅くなる。
Ａ−Ｄ変換回路では、コンデンサＣＯに蓄積された電荷
を零電位になるまで放電させ、しかる後人力電圧に達す
るまでの時間を基準としてこの回路を動作させることに
しているため、充放電のための時間がかかり、変換スピ
ードが遅くなる。
（２） トランジスタＱ。
はオンオフ動作を何回も繰り返すものであるため、そこ
に残り電圧が生ずるという現象が起り、このため、放電
時にコンデンサの端子間が完全にグランドレベルとなら
ない場合が生ずる、すなわち、グランドレベルが各動作
毎に異なることとなり、したがつて正確な変換ができな
い。（３） トランジスタＱＯのオン抵抗の設計値に対
する製造上のバラツキがあり、このため、製品毎に放電
時定数が異なることになり量産した場合に再現性が悪く
、歩留りの向上が図れない。
に残り電圧が生ずるという現象が起り、このため、放電
時にコンデンサの端子間が完全にグランドレベルとなら
ない場合が生ずる、すなわち、グランドレベルが各動作
毎に異なることとなり、したがつて正確な変換ができな
い。（３） トランジスタＱＯのオン抵抗の設計値に対
する製造上のバラツキがあり、このため、製品毎に放電
時定数が異なることになり量産した場合に再現性が悪く
、歩留りの向上が図れない。
したがつて本発明の目的とするところは、上記欠点を一
挙に解決することのできるＡ−Ｄ変換回路を提供するこ
とにある。以下実施例を用いて図面を参照し本発明を具
体的に説明する。
挙に解決することのできるＡ−Ｄ変換回路を提供するこ
とにある。以下実施例を用いて図面を参照し本発明を具
体的に説明する。
第１図Ａは本発明のＡ−Ｄ変換回路の一例を示す回路図
であり、同図に示すように、２つの入力端子（＋と一）
と１つの出力端子を有する第１と第２の電圧比較器Ａｌ
，Ａ２と、電源電圧■Ｃｃ端子と接地電位端子間に定電
流源回路１。
であり、同図に示すように、２つの入力端子（＋と一）
と１つの出力端子を有する第１と第２の電圧比較器Ａｌ
，Ａ２と、電源電圧■Ｃｃ端子と接地電位端子間に定電
流源回路１。
１とコンデンサＣＯを直列接続し、このコンデンサＣＯ
と定電流源回路１。
と定電流源回路１。
１との接続点と接地電位端子間にＮｐｎスイッチトラン
ジスタＱ１を接続してなる充放電用回路１とからなり、
上記第１の電圧比較器Ａ１の正（＋）の入力端子にはア
ナログ入力電圧Ｖｉｎを印加し、負（−）の入力端子は
上記充放電回路１の出力点に接続し、第２の電圧比較器
Ａ２の正（＋）の入力端子は上記充放電回路１の出力点
に接続し負（−）の入力端子には、入力アナログ電圧■
１ｎの最低値を目安としてそれより低い電圧を基準電圧
■ＲＯｆとした電圧を印加する。
ジスタＱ１を接続してなる充放電用回路１とからなり、
上記第１の電圧比較器Ａ１の正（＋）の入力端子にはア
ナログ入力電圧Ｖｉｎを印加し、負（−）の入力端子は
上記充放電回路１の出力点に接続し、第２の電圧比較器
Ａ２の正（＋）の入力端子は上記充放電回路１の出力点
に接続し負（−）の入力端子には、入力アナログ電圧■
１ｎの最低値を目安としてそれより低い電圧を基準電圧
■ＲＯｆとした電圧を印加する。
なお、この入力アナログ電圧■ｎは、用途によつて、例
えば後述するようなりメラ用１Ｃの露出表示システムに
おける場合には周囲の明るさに基づく電圧が全く零電位
となることはありえないから、そのときの雨天時等に対
応する電圧を最低値として設定し、これよりもわずかに
低い電圧を基準電圧として設定すればよい。そして、上
記スイッチトランジスタＱ１のベースには、一定の期間
をおいて到来するパルスφｄと上記第２の電圧比較器〜
の出力Ｖ２を２入力とするＮＡＮＤ論理回路レとこの論
理回路Ｌ１の出力Ｖ５を反転させるインバータ回路Ｌ２
とを介した充放電信号■４を印加し、上記電圧比較器Ａ
ｌ，Ａ２の出力Ｖｌ，Ｖ２と、パルスφｄを反転させる
インバータ回路Ｌ５の出力φｄ及びクロックパルスφ。
を４入力とするＡＮＤ論理回路Ｌを設け、その出力をＶ
Ｏｕｔとする。かかる構成によれば、以下に示す動作説
明によりその目的が達成できる理由が明らかとなろう。
えば後述するようなりメラ用１Ｃの露出表示システムに
おける場合には周囲の明るさに基づく電圧が全く零電位
となることはありえないから、そのときの雨天時等に対
応する電圧を最低値として設定し、これよりもわずかに
低い電圧を基準電圧として設定すればよい。そして、上
記スイッチトランジスタＱ１のベースには、一定の期間
をおいて到来するパルスφｄと上記第２の電圧比較器〜
の出力Ｖ２を２入力とするＮＡＮＤ論理回路レとこの論
理回路Ｌ１の出力Ｖ５を反転させるインバータ回路Ｌ２
とを介した充放電信号■４を印加し、上記電圧比較器Ａ
ｌ，Ａ２の出力Ｖｌ，Ｖ２と、パルスφｄを反転させる
インバータ回路Ｌ５の出力φｄ及びクロックパルスφ。
を４入力とするＡＮＤ論理回路Ｌを設け、その出力をＶ
Ｏｕｔとする。かかる構成によれば、以下に示す動作説
明によりその目的が達成できる理由が明らかとなろう。
第１図Ｂは上記回路の動作説明のための電圧波形図であ
る。第１図Ａ．ｌ５Ｂを用いて以下説明する。以下の動
作説明では、充放電用パルスφｄの到来間隔と、クロッ
クパルスφ。の到来期間との関係は第１図Ｂのように設
定しておくものとする。先す電源電圧Ｖｃｃが印加され
た状態では上記回路における充放電回路１のコンデンサ
ＣＯには定電流源回路１。
る。第１図Ａ．ｌ５Ｂを用いて以下説明する。以下の動
作説明では、充放電用パルスφｄの到来間隔と、クロッ
クパルスφ。の到来期間との関係は第１図Ｂのように設
定しておくものとする。先す電源電圧Ｖｃｃが印加され
た状態では上記回路における充放電回路１のコンデンサ
ＣＯには定電流源回路１。
１を介して電源電圧Ｖｃｃが充電され、その端子の電圧
■Ｄは■Ｃｃレベルとなつている（第１図Ｂの一点鎖線
がＶＤの電圧波形を示す）。
■Ｄは■Ｃｃレベルとなつている（第１図Ｂの一点鎖線
がＶＤの電圧波形を示す）。
アナログ入力電圧が第１図ＢＯ）ＶＯのところで示す実
線のような波形のレベルとなつているとすれば、このと
きの第１の電圧比較器Ａ１の出力電位■１は、負（一）
の入力端子の電圧（ＶＯ）は正（＋）の入力端子の電圧
（Ｖｌｎ）よりも高くなつていることより、低レベル（
゜゜０゛）となつており、また、基準電圧■Ｒｅ，を前
述の条件を満足させて、第１図Ｂの■Ｄのところに示し
た点数の波形となるように設定すれば第２の電圧比較器
Ａ２の出力■２は正（＋）の入力端子の電圧（ＶＯ）が
負（−）の入力端子の電圧（■Ｒｅｆ）よりも高くなつ
ていることより、高レベル（゜“１゛）となる。このと
きのＡＮＤ論理回路Ｌ４の出力■０ｕｔは、上記電圧比
較器Ａ１の出力Ｖ１が低レベル（“゜０゛）であること
より、他の入力がどんなレベル状態であつても低レベル
（゜゜０゛）を出力する。次に、第１図Ｂに示すような
タイミングで充放電用パルスφｄが印加される（゜“１
゛レベルとなる）と、このφｄの゜゜１゛レベルと、上
記電圧比較器〜の出力゛１゛レベルとによりＮＡＮＤ論
理回路Ｌ１が開き、その出力■５は“０゛レベルとなる
。これによつてインバータＬ２の出力■，が６′ｒ゛レ
ベルとなり、スイッチトランジスタＱ１をオンさせる。
このＱ１オンにより、コンデンサＣＯは放電を開始し、
このため、コンデンサＣＯの端子間電圧Ｖ。はグランド
（ＧＮＤ）レベルに向つて低下する。このコンデンサＣ
Ｏの端子間電圧Ｖ。
線のような波形のレベルとなつているとすれば、このと
きの第１の電圧比較器Ａ１の出力電位■１は、負（一）
の入力端子の電圧（ＶＯ）は正（＋）の入力端子の電圧
（Ｖｌｎ）よりも高くなつていることより、低レベル（
゜゜０゛）となつており、また、基準電圧■Ｒｅ，を前
述の条件を満足させて、第１図Ｂの■Ｄのところに示し
た点数の波形となるように設定すれば第２の電圧比較器
Ａ２の出力■２は正（＋）の入力端子の電圧（ＶＯ）が
負（−）の入力端子の電圧（■Ｒｅｆ）よりも高くなつ
ていることより、高レベル（゜“１゛）となる。このと
きのＡＮＤ論理回路Ｌ４の出力■０ｕｔは、上記電圧比
較器Ａ１の出力Ｖ１が低レベル（“゜０゛）であること
より、他の入力がどんなレベル状態であつても低レベル
（゜゜０゛）を出力する。次に、第１図Ｂに示すような
タイミングで充放電用パルスφｄが印加される（゜“１
゛レベルとなる）と、このφｄの゜゜１゛レベルと、上
記電圧比較器〜の出力゛１゛レベルとによりＮＡＮＤ論
理回路Ｌ１が開き、その出力■５は“０゛レベルとなる
。これによつてインバータＬ２の出力■，が６′ｒ゛レ
ベルとなり、スイッチトランジスタＱ１をオンさせる。
このＱ１オンにより、コンデンサＣＯは放電を開始し、
このため、コンデンサＣＯの端子間電圧Ｖ。はグランド
（ＧＮＤ）レベルに向つて低下する。このコンデンサＣ
Ｏの端子間電圧Ｖ。
の電位低下中の段階により上記それぞれの出力点の状態
が変化する。すなわち、上記コンデンサＣＯの端子間電
圧Ｖ。が低下し、入力電圧Ｖｉｎよりも低くなると、第
１の電圧比較器Ａ１の出力は、正（＋）の入力電圧（Ｖ
ｉｎ）が高くなることにより、反転し高レベル（゜゜１
゛）となり、上記コンデンサＣＯの端子間電圧■Ｄが基
準電圧ＶＲｅｆを下まわると、第２の電圧比較器Ａ２は
、その負（−）の入力電圧（ＶＲｅｆ）が高くなること
により低レベル（゜゜０゛）となる。この第２の電圧比
較器〜の出力Ｖ２が゜゜０゛レベルとなつた段段では、
ＮＡＮＤ論理回路！の出力Ｖ，ぱ“１゛レベルに反転す
ることとなるから、インバータの出力Ｖ，も６６『５レ
ベルに反転する。
が変化する。すなわち、上記コンデンサＣＯの端子間電
圧Ｖ。が低下し、入力電圧Ｖｉｎよりも低くなると、第
１の電圧比較器Ａ１の出力は、正（＋）の入力電圧（Ｖ
ｉｎ）が高くなることにより、反転し高レベル（゜゜１
゛）となり、上記コンデンサＣＯの端子間電圧■Ｄが基
準電圧ＶＲｅｆを下まわると、第２の電圧比較器Ａ２は
、その負（−）の入力電圧（ＶＲｅｆ）が高くなること
により低レベル（゜゜０゛）となる。この第２の電圧比
較器〜の出力Ｖ２が゜゜０゛レベルとなつた段段では、
ＮＡＮＤ論理回路！の出力Ｖ，ぱ“１゛レベルに反転す
ることとなるから、インバータの出力Ｖ，も６６『５レ
ベルに反転する。
したがつて、このタイミングでスイッチトランジスタＱ
１がオフとなり、コンデンサＣＯは再び充電を開始する
。この充電によつてコンデンサＣＯの端子電圧ＶＤが基
準電圧ＶＲｅｆより高くなると上記第２の電圧比較器〜
の出力電圧Ｖ２が“１゛レベルに反転したタイミングに
おけるＡＮＤ論理回路Ｌ４の入力状態に着目すれは、第
１の電圧比較器Ａ１の出力Ｖ１が“゜１゛レベルとなり
、この段階では充放電パルスφｄが６６０゛レベルとな
つていることより、その反転信号↓ｉは４′ｒ１レベル
となつているた゛め、出力■０ｕｔにはクロックパルス
φ。
１がオフとなり、コンデンサＣＯは再び充電を開始する
。この充電によつてコンデンサＣＯの端子電圧ＶＤが基
準電圧ＶＲｅｆより高くなると上記第２の電圧比較器〜
の出力電圧Ｖ２が“１゛レベルに反転したタイミングに
おけるＡＮＤ論理回路Ｌ４の入力状態に着目すれは、第
１の電圧比較器Ａ１の出力Ｖ１が“゜１゛レベルとなり
、この段階では充放電パルスφｄが６６０゛レベルとな
つていることより、その反転信号↓ｉは４′ｒ１レベル
となつているた゛め、出力■０ｕｔにはクロックパルス
φ。
がそのまま出る。さらに、コンデンサＣＯの充電により
端子間電圧ＶＤが入力電圧■１ｎの電位を超えると第１
の電圧比較器Ａ１の出力は、その負（−）の入力電圧（
■Ｄ）が高くなることより、低レベル（“０゛）に反転
する。
端子間電圧ＶＤが入力電圧■１ｎの電位を超えると第１
の電圧比較器Ａ１の出力は、その負（−）の入力電圧（
■Ｄ）が高くなることより、低レベル（“０゛）に反転
する。
したがつて上記ＡＮＤ回路Ｌ４の出力ＶＯｕｔは低レベ
ル（“０゛）出力となる。以上のことより、上記出力Ｖ
Ｏｕｔに表われたクロックパルスの期間ｔ１を測定する
こと又は、カウンタ回路等でクロックパルスの到来個数
を計測することにより、入力電圧のディジタル的な値を
算出することができる。また、入力電圧Ｖｌｎが比較的
低い状態のときには、上記同様な動作を経過して、出力
ＶＯｕｔにクロックパルスが現われる（例えば図中ちの
期間）ことになるから、このときのクロックパルス到来
時間又は数を計測することによりディジタル変換ができ
る。
ル（“０゛）出力となる。以上のことより、上記出力Ｖ
Ｏｕｔに表われたクロックパルスの期間ｔ１を測定する
こと又は、カウンタ回路等でクロックパルスの到来個数
を計測することにより、入力電圧のディジタル的な値を
算出することができる。また、入力電圧Ｖｌｎが比較的
低い状態のときには、上記同様な動作を経過して、出力
ＶＯｕｔにクロックパルスが現われる（例えば図中ちの
期間）ことになるから、このときのクロックパルス到来
時間又は数を計測することによりディジタル変換ができ
る。
以下同様にしてＡ−Ｄ変換が行われることとなる。
以上説明の本発明によれば以下に示すような種々の効果
が得られる。
が得られる。
（１）充放電回路１のコンデンサＣＯの充電電荷を完全
に零電位迄放電するのではなく、基準電圧ＶＲｅ，直下
で止め、以後充電を行ない、この充電電圧が上記基準電
圧■Ｒｅｆを超えたときから変換動作を開始させること
としているため、従来のように完全に零電位迄放電し尽
くしてから変換動作を開始するのに比較して変換スピー
ドが早くなる。
に零電位迄放電するのではなく、基準電圧ＶＲｅ，直下
で止め、以後充電を行ない、この充電電圧が上記基準電
圧■Ｒｅｆを超えたときから変換動作を開始させること
としているため、従来のように完全に零電位迄放電し尽
くしてから変換動作を開始するのに比較して変換スピー
ドが早くなる。
（２）トランジスタＱ１のオン，オフ動作が頻繁に行わ
れることによりそこに残り電圧が生ずることになり、コ
ンデンサＣＯが完全に放電し切れないという問題が考え
られるが本発明ではコンデンサＣＯを完全に放電させる
動作を必要としないから上記問題は無視することができ
る。
れることによりそこに残り電圧が生ずることになり、コ
ンデンサＣＯが完全に放電し切れないという問題が考え
られるが本発明ではコンデンサＣＯを完全に放電させる
動作を必要としないから上記問題は無視することができ
る。
したがつて、変換精度が向上するものとなる。（３）ト
ランジスタＱ１のオン抵抗が設計値に対して多少バラツ
キがあつても、本発明では、コンデンサＣＯを完全に雰
電位まで放電させるものではなく、基準電圧ＶＲｅｆ近
辺で止めておくものであるため、上記バラツキは従来回
路のように放電時定数に大きな影響力を有しないことよ
り、量産した場合にもはるかに歩留りの向上が図れるこ
ととなる。第２図は本発明の変換回路における電圧比較
器Ａｌ，Ａ２の具体的回路の一例を示す回路図である。
ランジスタＱ１のオン抵抗が設計値に対して多少バラツ
キがあつても、本発明では、コンデンサＣＯを完全に雰
電位まで放電させるものではなく、基準電圧ＶＲｅｆ近
辺で止めておくものであるため、上記バラツキは従来回
路のように放電時定数に大きな影響力を有しないことよ
り、量産した場合にもはるかに歩留りの向上が図れるこ
ととなる。第２図は本発明の変換回路における電圧比較
器Ａｌ，Ａ２の具体的回路の一例を示す回路図である。
上記回路は同図に示すように、エミッタ結合型Ｎｐｎト
ランジスタＱ２，Ｑ３のベースに入力１ｎ１，ｉｎ２を
印加し、共通エミッタは定電流源回路ちを介して電源Ｖ
ｃｃ端子に接続し、コレクタはそれぞれ定電流源回路１
。
ランジスタＱ２，Ｑ３のベースに入力１ｎ１，ｉｎ２を
印加し、共通エミッタは定電流源回路ちを介して電源Ｖ
ｃｃ端子に接続し、コレクタはそれぞれ定電流源回路１
。
３，１０４を介して接地（ＧＮＤ）端子に接続し、負荷
抵抗ＲＬ．！１．ＮＰｎトランジスタＱ，を直列接続し
た出力回路の出力点から出力■０ｕｔを取り出し、トラ
ンジスタＱ４のベースは上記エミッタ結合トランジスタ
Ｑ５のコレクタに接続してなる。
抵抗ＲＬ．！１．ＮＰｎトランジスタＱ，を直列接続し
た出力回路の出力点から出力■０ｕｔを取り出し、トラ
ンジスタＱ４のベースは上記エミッタ結合トランジスタ
Ｑ５のコレクタに接続してなる。
かかる構成の電圧比較器を用いれば集積度の向上が図れ
ることになる。この他、電圧比較器の具体的構成はいか
なるものであつてもよい。
ることになる。この他、電圧比較器の具体的構成はいか
なるものであつてもよい。
第３図は、本発明のＡ−Ｄ変換回路の他の実施例を示す
。
。
この回路の特徴は、充放電回路１を形成する定電流回路
１。のトランジスタｑ−Ｑ９より構成され、その動作は
スイッチングトランジスタＱｌＯによつて制御されるこ
とにあり、さらに論理回路Ｌ５〜ＬｌＯが付加されてい
ることにある。第４図Ｂはその回路の動作波形を示す。
この実施例によれば、コンデンサＣＯの端子電圧が基準
電圧ＶＲｄに達してから次のクロックパルスが来るまで
充電をとめ、コンデンサ端子電圧をＶＦｌｄでホールド
する。これによりＶＲｅｆから未知の入力電圧まで充電
する時間を正確にディジタル化出来る。これは、上述の
第１図の実施例のコンデンサＣＯの端子電圧がＶＲｃｆ
に達するタイミングがクロックパルスに同期していない
場合に比べ、変換誤差を少なくすることができる。次に
、第３図Ｂの波形図を参照して、第３図Ａの回路の動作
を詳細に説明する。
１。のトランジスタｑ−Ｑ９より構成され、その動作は
スイッチングトランジスタＱｌＯによつて制御されるこ
とにあり、さらに論理回路Ｌ５〜ＬｌＯが付加されてい
ることにある。第４図Ｂはその回路の動作波形を示す。
この実施例によれば、コンデンサＣＯの端子電圧が基準
電圧ＶＲｄに達してから次のクロックパルスが来るまで
充電をとめ、コンデンサ端子電圧をＶＦｌｄでホールド
する。これによりＶＲｅｆから未知の入力電圧まで充電
する時間を正確にディジタル化出来る。これは、上述の
第１図の実施例のコンデンサＣＯの端子電圧がＶＲｃｆ
に達するタイミングがクロックパルスに同期していない
場合に比べ、変換誤差を少なくすることができる。次に
、第３図Ｂの波形図を参照して、第３図Ａの回路の動作
を詳細に説明する。
（１）時刻ち以前；クロック信号φ。
を分周することにより得られた制御パルスφｄがローか
らハイとなる時刻ち以前においては、コンデンサの端子
電圧■Ｄ１入力電圧Ｖｉｎｌ基準電圧Ｖ呵についてＶ。
〉■Ｉｎ．．ＶＯ〉■Ｒ．ｆの関係が成立する。従つて
、第１の電圧比較器Ａ１の出力Ｖ１はローレベル、第２
の電圧比較器Ａ２の出力Ｖ２はハイレベル、ナンド回路
Ｌの出力Ｖ３はハイレベル、インバータ回路Ｌ２の出力
Ｖ，はローレベルとなり、放電用トランジスタＱ。
らハイとなる時刻ち以前においては、コンデンサの端子
電圧■Ｄ１入力電圧Ｖｉｎｌ基準電圧Ｖ呵についてＶ。
〉■Ｉｎ．．ＶＯ〉■Ｒ．ｆの関係が成立する。従つて
、第１の電圧比較器Ａ１の出力Ｖ１はローレベル、第２
の電圧比較器Ａ２の出力Ｖ２はハイレベル、ナンド回路
Ｌの出力Ｖ３はハイレベル、インバータ回路Ｌ２の出力
Ｖ，はローレベルとなり、放電用トランジスタＱ。
はオフとなる。一方、第２の電圧比較器Ａ２の出力Ｖに
接続されたインバータ回路Ｌ５の出力Ｖ５はローレベル
となり、そのクロック入力端子（φ）にクロック信号φ
。が印加されそのデータ入力端子（Ｄ）にインバータ回
路！の出力Ｖ５が印加された遅延型フリップフロップ（
以下Ｄ型ＦＩＦと言う）Ｌ６の出力■６はローレベル、
ナンド回路Ｌ７の出力Ｖ６はハイレベル、インバータ回
路！の出力■８はローレベルとなり、制御トランジスタ
ＱｌＯはオフとなる。従つて、定電流源回路１。におい
て基準電圧■Ｒｅｆから抵抗を介してダイオード接続ト
ランジスタＱ，ｑに定電流が流れるため、充電用トラン
ジスタＱ５のエミッタ●コレクタ径路を介してコンデン
サＣＯに充電電流か流れ、電子電圧ＶＤは上昇する。（
２）時刻ら；制御パルスφｄがローからハイとなる時刻
ちにおいては、■３がハイからローに変化し、Ｖ４がロ
ーからハイに変化する。従つて、放電用トランジスタＱ
。がオンとなり、コンデンサＣＯの端子電圧ＶＤは急激
に低下する。（３）時亥膓；ＶＤが■Ｉｎ以下となる時
刻ｔ１においては、■１がローからハイに変化するが、
他の電圧Ｖ２〜Ｖ６は時刻ｔ１以前のそれぞれの状態を
保持する。（４）時刻Ｔ２；■ｏが■Ｒｅｆ以下となる
時刻ちにおいて、Ｖ２がハイからローに変化し、■３が
ローからハイに変化し、Ｖ４がハイからローに変化する
ため、放電用トランジスタＱ。
接続されたインバータ回路Ｌ５の出力Ｖ５はローレベル
となり、そのクロック入力端子（φ）にクロック信号φ
。が印加されそのデータ入力端子（Ｄ）にインバータ回
路！の出力Ｖ５が印加された遅延型フリップフロップ（
以下Ｄ型ＦＩＦと言う）Ｌ６の出力■６はローレベル、
ナンド回路Ｌ７の出力Ｖ６はハイレベル、インバータ回
路！の出力■８はローレベルとなり、制御トランジスタ
ＱｌＯはオフとなる。従つて、定電流源回路１。におい
て基準電圧■Ｒｅｆから抵抗を介してダイオード接続ト
ランジスタＱ，ｑに定電流が流れるため、充電用トラン
ジスタＱ５のエミッタ●コレクタ径路を介してコンデン
サＣＯに充電電流か流れ、電子電圧ＶＤは上昇する。（
２）時刻ら；制御パルスφｄがローからハイとなる時刻
ちにおいては、■３がハイからローに変化し、Ｖ４がロ
ーからハイに変化する。従つて、放電用トランジスタＱ
。がオンとなり、コンデンサＣＯの端子電圧ＶＤは急激
に低下する。（３）時亥膓；ＶＤが■Ｉｎ以下となる時
刻ｔ１においては、■１がローからハイに変化するが、
他の電圧Ｖ２〜Ｖ６は時刻ｔ１以前のそれぞれの状態を
保持する。（４）時刻Ｔ２；■ｏが■Ｒｅｆ以下となる
時刻ちにおいて、Ｖ２がハイからローに変化し、■３が
ローからハイに変化し、Ｖ４がハイからローに変化する
ため、放電用トランジスタＱ。
はオフとなる。一方、Ｖ２がローとなることにより、Ｖ
５がハイとなるが、Ｄ型ＦｌＦＬ６の出力Ｖ６は以前の
ローレベルを保持する。Ｖ７はハイレベルを保持し、Ｖ
８はローレベルを保持するため、充電用トランジスタＱ
５のエミッタ●コレクタ径路を介してコンデンサＣＯに
充電電流が流れ、端子電圧Ｖｃ．は上昇を開始する。（
５）時刻ち；制御パルスφｄがハイからローに変化する
時刻らにおいては、各電圧Ｖ１〜Ｖ８はそれぞれの以前
の状態を保持する。
５がハイとなるが、Ｄ型ＦｌＦＬ６の出力Ｖ６は以前の
ローレベルを保持する。Ｖ７はハイレベルを保持し、Ｖ
８はローレベルを保持するため、充電用トランジスタＱ
５のエミッタ●コレクタ径路を介してコンデンサＣＯに
充電電流が流れ、端子電圧Ｖｃ．は上昇を開始する。（
５）時刻ち；制御パルスφｄがハイからローに変化する
時刻らにおいては、各電圧Ｖ１〜Ｖ８はそれぞれの以前
の状態を保持する。
（６）時刻ζ；クロック信号φ。
がハイからローに変化する時刻ζにおいては、このクロ
ック信号φｏがハイからローに変化するとＤ型ＦＩＦＬ
５は出力信号のデータ更新を行うため、その出力Ｖ６は
ハイレベルに変化す。しかし、Ｖ７はハイレベルに保持
され、Ｖ８はローレベルに保持されるため、コンデンサ
ＣＯへの充電が続行される。（７）時刻Ｔ５；ＶＤがＶ
Ｒ．４以上となる時刻ちにおいて、■２がローからハイ
に変化するが、Ｖ３はハイレベルに、■４はローレベル
に保持されるため、放電用トランジスタ９はオフである
。
ック信号φｏがハイからローに変化するとＤ型ＦＩＦＬ
５は出力信号のデータ更新を行うため、その出力Ｖ６は
ハイレベルに変化す。しかし、Ｖ７はハイレベルに保持
され、Ｖ８はローレベルに保持されるため、コンデンサ
ＣＯへの充電が続行される。（７）時刻Ｔ５；ＶＤがＶ
Ｒ．４以上となる時刻ちにおいて、■２がローからハイ
に変化するが、Ｖ３はハイレベルに、■４はローレベル
に保持されるため、放電用トランジスタ９はオフである
。
一方、この時刻ちでＶ５はハイからローに変化するが、
Ｄ型ＦｌＦＬ６の出力Ｖ６は以前のハイレベルを保持す
るため、Ｖ７はロー、■８はハイとなつて、制御トラン
ジスタＱｌＯはオン、充電用トランジスタ９となる。
Ｄ型ＦｌＦＬ６の出力Ｖ６は以前のハイレベルを保持す
るため、Ｖ７はロー、■８はハイとなつて、制御トラン
ジスタＱｌＯはオン、充電用トランジスタ９となる。
従つて、この時刻Ｔ５においては、放電用トランジスタ
Ｑ。
Ｑ。
と充電用トランジスタＱ５とが同時オフのため、コンデ
ンサＣＯの端子電圧ＶＤは基準電圧ＶＲ，より若干高い
電圧に保持される。（８）時刻！；クロック信号φ。が
ハイからローに変化する時刻ちにおいては、ローレベル
の■５に応答してＤ型ＦＩＦＬ，の出力Ｖ６はローレベ
ルとなり、Ｖ７はハイレベル、■８はローレベルとなつ
て、制御用トランジスタＱｌＯはオフ、充電用トランジ
スタＱはオンとなる。一方、ローレベルの■４により、
放電用トランジスタＱ。はオフとなり、コンデンサＣＯ
の端子電圧ＶＣ）は再び上昇を開始するとともに、アン
ド回路Ｌ，の出力よりクロック信号φ。に同期した計数
出力パルスＶＯｕｔが得られる。（９）時Ｎ７；ＶＯが
Ｖｉｎ以上となる時刻Ｔ７においては、■３はハイから
ローに変化し、アンド回路Ｌの計数出力パルスＶＯｕｔ
もローレベルとなる。
ンサＣＯの端子電圧ＶＤは基準電圧ＶＲ，より若干高い
電圧に保持される。（８）時刻！；クロック信号φ。が
ハイからローに変化する時刻ちにおいては、ローレベル
の■５に応答してＤ型ＦＩＦＬ，の出力Ｖ６はローレベ
ルとなり、Ｖ７はハイレベル、■８はローレベルとなつ
て、制御用トランジスタＱｌＯはオフ、充電用トランジ
スタＱはオンとなる。一方、ローレベルの■４により、
放電用トランジスタＱ。はオフとなり、コンデンサＣＯ
の端子電圧ＶＣ）は再び上昇を開始するとともに、アン
ド回路Ｌ，の出力よりクロック信号φ。に同期した計数
出力パルスＶＯｕｔが得られる。（９）時Ｎ７；ＶＯが
Ｖｉｎ以上となる時刻Ｔ７においては、■３はハイから
ローに変化し、アンド回路Ｌの計数出力パルスＶＯｕｔ
もローレベルとなる。
一方、他の電圧■２〜Ｖ８はそれぞれ以前の各状態を保
持する。（代）時刻！；制御パルスφｄがローからハイ
に変化する時刻Ｔ８においては、■３がハイからローに
、■４がローからハイに変化し、放電用トランジスタ９
がオンとなつて、コンデンサＣＯの端子電圧ＶＤが急速
に低下して、先に説明した時刻ζ〜Ｔ７の動作をくりか
えす。
持する。（代）時刻！；制御パルスφｄがローからハイ
に変化する時刻Ｔ８においては、■３がハイからローに
、■４がローからハイに変化し、放電用トランジスタ９
がオンとなつて、コンデンサＣＯの端子電圧ＶＤが急速
に低下して、先に説明した時刻ζ〜Ｔ７の動作をくりか
えす。
以上の動作説明から明らかなように、コンデンサＣＯの
端子電圧Ｖ。
端子電圧Ｖ。
が基準電圧■Ｒｅ，に達した後次のクロック信号φ。が
ハイからローに変化する以前は充放電を中断して端子電
圧■。を基準電圧ＶＲｌに近い値にホールドし、クロッ
ク信号φ。がハイからローに変化する時刻ちよりこのホ
ールド値かや入力電圧Ｖｌｎまでの充電を開始するとと
もにクロック信号φ。の計数を開始するため、Ａ−Ｄ変
換誤差を小とすることができる。
ハイからローに変化する以前は充放電を中断して端子電
圧■。を基準電圧ＶＲｌに近い値にホールドし、クロッ
ク信号φ。がハイからローに変化する時刻ちよりこのホ
ールド値かや入力電圧Ｖｌｎまでの充電を開始するとと
もにクロック信号φ。の計数を開始するため、Ａ−Ｄ変
換誤差を小とすることができる。
第１図Ａおよび第３図Ａは本発明のＡ−Ｄ変換器の一例
を示す回路図であり、第１図Ｂおよび第３図Ｂはその動
作説明のための電圧波形図であり、第２図は電圧比較器
の一例を示す回路図であり、第４図は、従来のＡ−Ｄ変
換器の一例を示す回路図である。 １・・・充放電回路、２・・・光電変換器、３・・・対
数圧縮器、４・・・増幅器、５・・・Ａ−Ｄ変換器、６
・・・カウンタ回路、７・・・デコーダ、８・・・フォ
トダイオード、ＱＯ９ＱｌゞＱｌＯＯＯＯトランジスタ
、ＣＯＯｌコンデンサ、ＩＯ，ＩＯｌ，ＩＯ，・・・定
電流源回路、！〜！。
を示す回路図であり、第１図Ｂおよび第３図Ｂはその動
作説明のための電圧波形図であり、第２図は電圧比較器
の一例を示す回路図であり、第４図は、従来のＡ−Ｄ変
換器の一例を示す回路図である。 １・・・充放電回路、２・・・光電変換器、３・・・対
数圧縮器、４・・・増幅器、５・・・Ａ−Ｄ変換器、６
・・・カウンタ回路、７・・・デコーダ、８・・・フォ
トダイオード、ＱＯ９ＱｌゞＱｌＯＯＯＯトランジスタ
、ＣＯＯｌコンデンサ、ＩＯ，ＩＯｌ，ＩＯ，・・・定
電流源回路、！〜！。
Claims (1)
- １ 少なくとも、２つの入力端子と１つの出力端子とを
それぞれ有する第１と第２の電圧比較器と、充放電コン
デンサと、上記充放電コンデンサに接続された充電手段
と上記充放電コンデンサに接続された放電用スイッチン
グ手段とからなる充放電回路とを具備し、上記第１の電
圧比較器の一方の入力端子には入力電圧を印加し他方の
入力端子には上記充放電コンデンサの端子電圧を印加し
、上記第２の電圧比較器の一方の入力端子には上記充放
電コンデンサの端子電圧を印加し他方の入力端子には上
記入力電圧との関係において設定した基準電圧を印加し
てなるＡ−Ｄ変換回路であつて、そのクロック入力端子
にクロック信号が印加されそのデータ入力端子が上記第
２の電圧比較器の上記出力端子の信号に応答して上記充
電手段を制御する遅延型フリップフロップをさらに具備
し、上記放電用スイッチング手段を介しての上記放電コ
ンデンサの放電により上記端子電圧が上記基準電圧より
低い値となつた時、上記第２の電圧比較器の出力は上記
放電用スイッチング手段を非導通とせしめ上記遅延型フ
リップフロップの出力は上記充電手段を制御せしめるこ
とにより上記端子電圧を上昇させ、かかる上昇によつて
上記端子電圧が上記基準電圧に達した時上記遅延型フリ
ップフロップの出力は上記充電手段の充電動作を中断す
ることにより上記端子電圧を上記基準電圧に近い値に保
持せしめ、その後上記クロック信号のレベルが所定状態
に変化した時上記遅延型フリップフロップの出力は上記
充電手段を制御せしめることにより上記端子電圧を再び
上昇せしめるとともに上記第１と第２の電圧比較器の出
力および上記遅延型フリップフロップの出力に基づいて
上記クロック信号の計測を開始し、上記端子電圧が上記
入力電圧の値以上となつた時上記第１と第２の電圧比較
器の出力および上記遅延型フリップフロップの出力に基
づいて上記クロック信号の計測を停止させてなることを
特徴とするＡ−Ｄ変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51073162A JPS6056332B2 (ja) | 1976-06-23 | 1976-06-23 | Ａ−ｄ変換回路 |
| FR7719124A FR2356316A1 (fr) | 1976-06-23 | 1977-06-22 | Convertisseur analogique-numerique du type a integration |
| DE2728150A DE2728150C2 (de) | 1976-06-23 | 1977-06-22 | Analog/Digital-Umsetzer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51073162A JPS6056332B2 (ja) | 1976-06-23 | 1976-06-23 | Ａ−ｄ変換回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5229085A Division JPS60223226A (ja) | 1985-03-18 | 1985-03-18 | カメラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52156541A JPS52156541A (en) | 1977-12-27 |
| JPS6056332B2 true JPS6056332B2 (ja) | 1985-12-10 |
Family
ID=13510184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51073162A Expired JPS6056332B2 (ja) | 1976-06-23 | 1976-06-23 | Ａ−ｄ変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS6056332B2 (ja) |
| DE (1) | DE2728150C2 (ja) |
| FR (1) | FR2356316A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5689127A (en) * | 1979-12-21 | 1981-07-20 | Canon Inc | A/d converter |
| JPS5985128A (ja) * | 1982-11-08 | 1984-05-17 | Hitachi Ltd | アナログ・デイジタル変換器 |
| JPH0648434Y2 (ja) * | 1983-08-19 | 1994-12-12 | ローム株式会社 | 電圧―パルス幅変換器 |
| JPS6320191Y2 (ja) * | 1986-04-18 | 1988-06-06 | ||
| JP2526958B2 (ja) * | 1987-12-29 | 1996-08-21 | 株式会社精工舎 | 逆光検出回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2358378A1 (de) * | 1973-11-23 | 1975-06-05 | Bosch Gmbh Robert | Analog-digital-wandler |
-
1976
- 1976-06-23 JP JP51073162A patent/JPS6056332B2/ja not_active Expired
-
1977
- 1977-06-22 FR FR7719124A patent/FR2356316A1/fr active Granted
- 1977-06-22 DE DE2728150A patent/DE2728150C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| FR2356316A1 (fr) | 1978-01-20 |
| DE2728150C2 (de) | 1982-10-28 |
| JPS52156541A (en) | 1977-12-27 |
| DE2728150A1 (de) | 1977-12-29 |
| FR2356316B1 (ja) | 1982-11-19 |
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