JPS6057092B2 - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS6057092B2 JPS6057092B2 JP55097556A JP9755680A JPS6057092B2 JP S6057092 B2 JPS6057092 B2 JP S6057092B2 JP 55097556 A JP55097556 A JP 55097556A JP 9755680 A JP9755680 A JP 9755680A JP S6057092 B2 JPS6057092 B2 JP S6057092B2
- Authority
- JP
- Japan
- Prior art keywords
- floating
- storage unit
- circuit
- address
- floating address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
この発明は、複数の記憶ユニットから成る記憶装置に
関する。
関する。
複数の記憶ユニットから成る主記憶装置を演算処理装
置（以下ＢＰＵと略記する）に接続したデータ処理装置
においては記憶ユニットの各々が主記憶装置アドレスの
どの部分を構成しているかを示す情報（以下これを浮動
アドレスと呼ぶ）を、各々に設けたレジスタ（以下これ
を浮動アドレスレジスタ）に設定するようにしている。
置（以下ＢＰＵと略記する）に接続したデータ処理装置
においては記憶ユニットの各々が主記憶装置アドレスの
どの部分を構成しているかを示す情報（以下これを浮動
アドレスと呼ぶ）を、各々に設けたレジスタ（以下これ
を浮動アドレスレジスタ）に設定するようにしている。
主記憶装置がＢＰＵによりアクセスされる場合、そのア
クセスアドレスの上位ビットと等しい浮動アドレスを有
する記憶ユニットがアクセスされる。 浮動アドレスの
設定は、従来、次のように行なわれている。
クセスアドレスの上位ビットと等しい浮動アドレスを有
する記憶ユニットがアクセスされる。 浮動アドレスの
設定は、従来、次のように行なわれている。
第１図において、１はＢＰＵ、２と３は記憶ユニットで
ある。記憶ユニット２と３の各々にはｎ個のバンクＢ、
〜Ｂｎが含まれる。Ｒ、〜Ｒｎは、それぞれバンク均〜
Ｂｎの各々に対応して設けられた浮動アドレスレジスタ
てある。 以上の如きデータ処理装置において、浮動ア
ドレスの設定は、第２図の表（ａ）あるいは（ｂ）に示
すように行なう。
ある。記憶ユニット２と３の各々にはｎ個のバンクＢ、
〜Ｂｎが含まれる。Ｒ、〜Ｒｎは、それぞれバンク均〜
Ｂｎの各々に対応して設けられた浮動アドレスレジスタ
てある。 以上の如きデータ処理装置において、浮動ア
ドレスの設定は、第２図の表（ａ）あるいは（ｂ）に示
すように行なう。
（ａ）は、先す記憶ユニット２側の浮動アドレスレジス
タＲ１〜Ｒｎについて順番に浮動アドレス０〜ｎ−１を
割当て、次に記憶ユニット３側の浮動アドレスレジスタ
Ｒ１〜Ｒｎについて順番に浮動アドレスｎ−２ｎ−１を
割当てる方法である。（ｂ）は、記憶ユニット２と３の
浮動アドレスレジスタを交互に順番に浮動アドレス０〜
２ｎ−１を割当てる方法てある。 さて、ＢＰＵＩが固
有に使うメモリエリア（プリフイツクスエリア）には、
浮動アドレス■Ｏのバンク八が使用され、もしこのバン
ク伐に障害が発生した場合は、浮動アドレスニ１のバン
ク八が使用される。
タＲ１〜Ｒｎについて順番に浮動アドレス０〜ｎ−１を
割当て、次に記憶ユニット３側の浮動アドレスレジスタ
Ｒ１〜Ｒｎについて順番に浮動アドレスｎ−２ｎ−１を
割当てる方法である。（ｂ）は、記憶ユニット２と３の
浮動アドレスレジスタを交互に順番に浮動アドレス０〜
２ｎ−１を割当てる方法てある。 さて、ＢＰＵＩが固
有に使うメモリエリア（プリフイツクスエリア）には、
浮動アドレス■Ｏのバンク八が使用され、もしこのバン
ク伐に障害が発生した場合は、浮動アドレスニ１のバン
ク八が使用される。
従つて、前記（ａ）の方法だと、記憶ユニット２て障害
が発生すると、プリフイツクスエリアを確保することは
できなくなる。またこのような不都合をなくすため、前
記（ｂ）の方法にすると、一方の記憶ユニットで障害が
発生すると、浮動アドレスが不連続となつて、完全なア
ドレス空間を構成できなくなる問題がある。この発明は
、以上の如き従来技術の問題点を解決するためになされ
たものてある。
が発生すると、プリフイツクスエリアを確保することは
できなくなる。またこのような不都合をなくすため、前
記（ｂ）の方法にすると、一方の記憶ユニットで障害が
発生すると、浮動アドレスが不連続となつて、完全なア
ドレス空間を構成できなくなる問題がある。この発明は
、以上の如き従来技術の問題点を解決するためになされ
たものてある。
この発明では、他の記憶ユニットの状態に応じて自己の
浮動アドレスを設定するようにしたものである。すなわ
ち本発明は、記憶ユニットの各々が当該記憶ユニット自
身の正常動作の可否をチェックする回路と、当該チェッ
ク回路の出力を他の記憶ユニットへ送るための信号線と
、当該チェック回路の出力とこの信号線を介して得られ
る他の記憶ユニットのチェック回路からの出力とに応じ
て、当該チェック回路の出力が正常である限り他の正常
な記憶ユニットの浮動アドレスに連続する浮動アドレス
を当該記憶ユニット内のレジスタに設定する浮動アドレ
ス設定回路とを設けた記憶装置を特徴とする。以下この
発明の一実施例について説明する。
浮動アドレスを設定するようにしたものである。すなわ
ち本発明は、記憶ユニットの各々が当該記憶ユニット自
身の正常動作の可否をチェックする回路と、当該チェッ
ク回路の出力を他の記憶ユニットへ送るための信号線と
、当該チェック回路の出力とこの信号線を介して得られ
る他の記憶ユニットのチェック回路からの出力とに応じ
て、当該チェック回路の出力が正常である限り他の正常
な記憶ユニットの浮動アドレスに連続する浮動アドレス
を当該記憶ユニット内のレジスタに設定する浮動アドレ
ス設定回路とを設けた記憶装置を特徴とする。以下この
発明の一実施例について説明する。
第３図は、この発明に従つたデータ処理装置のブロック
図である。第３図において、第１図と同じものには第１
図と同じ付号が付けられている。４は記憶ユニット２と
３との間に設けられた信号線である。
図である。第３図において、第１図と同じものには第１
図と同じ付号が付けられている。４は記憶ユニット２と
３との間に設けられた信号線である。
記憶ユニット２と３の状態信号は、各々信号線４を通し
て他方へ送られる。第４図は、記憶ユニット２側の浮動
アドレス設定部を示している。
て他方へ送られる。第４図は、記憶ユニット２側の浮動
アドレス設定部を示している。
第３図と同じものには第３図と同じ付号が付けられてい
る。記憶ユニット３側にも同じ回路が設けられる。図に
おいて、８は自己の記憶ユニットの電源確定状態、障害
状態等を調べてその正常動作の可否をチェックし、正常
動作の可否を表わす状態信号を信号線４に出力する動作
チェック回路、９は動作チェック回路８からの出力と他
方の記憶ユニット３からの状態信号を受信し、その内容
に応じて浮動アドレスレジスタＲ１〜Ｒｎに浮動アドレ
スをセットするための浮動アドレス設定回路である。記
憶ユニット２の浮動アドレス設定回路９は、記憶ユニッ
ト２と３の電源投入時のジエネラルリセツト等をきつか
けにして、浮動アドレスレジスタＲ１〜Ｒｎの各々に、
第２図の表の（ｂ）〜（ｅ）に従つて浮動アドレスをセ
ットする。すなわち、記憶ユニット２と３が共に正常動
作可能なら、浮動アドレス設定回路９は、（ｂ）のよう
に、浮動アドレスレジスタＲ１〜ＲＯにそれぞ゛れ０，
２・・・頷−２を割当てる。また、記憶ユニット２だけ
が正常動作可能なら、（ｃ）のように、浮動アドレスレ
ジスタＲ１〜ＲｎにそれぞれＯ−ｎ一１を割当てる。ま
た、記憶ユニット２が正常動作不可能なら、（ｄ），（
ｅ）のように、浮動アドレスレジスタには何の浮動アド
レスも割当てない。浮動アドレス設定部自体が正常動作
不可能であれば、全く同様になることは言うまでもない
。一方、記憶ユニット３の浮動アドレス設定回路も、前
記と同様に、第２図の表の（ｂ）〜（ｅ）に従つて浮動
アドレスをセットする。
る。記憶ユニット３側にも同じ回路が設けられる。図に
おいて、８は自己の記憶ユニットの電源確定状態、障害
状態等を調べてその正常動作の可否をチェックし、正常
動作の可否を表わす状態信号を信号線４に出力する動作
チェック回路、９は動作チェック回路８からの出力と他
方の記憶ユニット３からの状態信号を受信し、その内容
に応じて浮動アドレスレジスタＲ１〜Ｒｎに浮動アドレ
スをセットするための浮動アドレス設定回路である。記
憶ユニット２の浮動アドレス設定回路９は、記憶ユニッ
ト２と３の電源投入時のジエネラルリセツト等をきつか
けにして、浮動アドレスレジスタＲ１〜Ｒｎの各々に、
第２図の表の（ｂ）〜（ｅ）に従つて浮動アドレスをセ
ットする。すなわち、記憶ユニット２と３が共に正常動
作可能なら、浮動アドレス設定回路９は、（ｂ）のよう
に、浮動アドレスレジスタＲ１〜ＲＯにそれぞ゛れ０，
２・・・頷−２を割当てる。また、記憶ユニット２だけ
が正常動作可能なら、（ｃ）のように、浮動アドレスレ
ジスタＲ１〜ＲｎにそれぞれＯ−ｎ一１を割当てる。ま
た、記憶ユニット２が正常動作不可能なら、（ｄ），（
ｅ）のように、浮動アドレスレジスタには何の浮動アド
レスも割当てない。浮動アドレス設定部自体が正常動作
不可能であれば、全く同様になることは言うまでもない
。一方、記憶ユニット３の浮動アドレス設定回路も、前
記と同様に、第２図の表の（ｂ）〜（ｅ）に従つて浮動
アドレスをセットする。
以上の実施例において、記憶ユニットの数、記憶ユニッ
ト内のバンクの数はそれぞれ２，ｎとして説明したが、
これに限られるものではない、記憶ユニットの数は２よ
りも多くても上いし、またバンク数ｎは１てあつてもか
まわない。
ト内のバンクの数はそれぞれ２，ｎとして説明したが、
これに限られるものではない、記憶ユニットの数は２よ
りも多くても上いし、またバンク数ｎは１てあつてもか
まわない。
以上の如きこの発明によれば、他の記憶ユニットの状態
に応じて、自動的に自己の浮動アドレス設定するから、
全ての記憶ユニットが動作不能でない限り、プリフーイ
ツクスエリアを確保できるとともに、ある記憶ユニット
が動作不能でも、浮動アドレスが不連続となつてアドレ
ス空間が構成できなくなるようなことはない。
に応じて、自動的に自己の浮動アドレス設定するから、
全ての記憶ユニットが動作不能でない限り、プリフーイ
ツクスエリアを確保できるとともに、ある記憶ユニット
が動作不能でも、浮動アドレスが不連続となつてアドレ
ス空間が構成できなくなるようなことはない。
第１図は従来のデータ処理装置のブロック図、第２図は
浮動アドレスの設定方法を説明するための表図、第３図
はこの発明に従つたデータ処理装置のブロック図、第４
図は浮動アドレス設定部のブロック図である。 第３，４図において、１・・・・・・ＢＰＵ，２，３・
・・・・記憶ユニット、４・・・・・・信号線、Ｂ１〜
Ｂｎ・・・・・バンク、Ｒ１〜Ｒｎ・・・・・浮動アド
レスレジスタ。
浮動アドレスの設定方法を説明するための表図、第３図
はこの発明に従つたデータ処理装置のブロック図、第４
図は浮動アドレス設定部のブロック図である。 第３，４図において、１・・・・・・ＢＰＵ，２，３・
・・・・記憶ユニット、４・・・・・・信号線、Ｂ１〜
Ｂｎ・・・・・バンク、Ｒ１〜Ｒｎ・・・・・浮動アド
レスレジスタ。
Claims (1)
- １ 複数の記憶ユニットから成り、各記憶ユニットには
アクセスアドレスの上位ビット部分である浮動アドレス
を設定するレジスタが設けられた記憶装置において、前
記記憶ユニットの各々は当該記憶ユニット自身の正常動
作の可否をチェックする回路と、当該記憶ユニット自身
の前記チェック回路の出力を他の記憶ユニツトへ送るた
めの信号線と、当該チェック回路の出力と前記信号線を
介して得られる他の記憶ユニットの前記チェック回路か
らの出力とに応じて当該チェック回路の出力が正常であ
る限り他の正常な記憶ユニットの浮動アドレスに連続す
る浮動アドレスを前記レジスタに設定する浮動アドレス
設定回路とを設けたことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55097556A JPS6057092B2 (ja) | 1980-07-18 | 1980-07-18 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55097556A JPS6057092B2 (ja) | 1980-07-18 | 1980-07-18 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5724097A JPS5724097A (en) | 1982-02-08 |
| JPS6057092B2 true JPS6057092B2 (ja) | 1985-12-13 |
Family
ID=14195508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55097556A Expired JPS6057092B2 (ja) | 1980-07-18 | 1980-07-18 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057092B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284190U (ja) * | 1985-11-15 | 1987-05-29 |
-
1980
- 1980-07-18 JP JP55097556A patent/JPS6057092B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284190U (ja) * | 1985-11-15 | 1987-05-29 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5724097A (en) | 1982-02-08 |
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