JPS6057667A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は高周波帯で動作するトランノスタやＦＥＴなど
の半導体素子が並列に接続されている半導体装置の製造
方法に関するものである。

（従来技術） 従来の高周波帯で動作す゛るこの種の半導体素子の製造
方法は第１図（ａ）〜（ｅ）に示されるような工程で行
なわれていた。第１図（ａ）〜（ｅ）はバイポーラトラ
ンジスタの製造方法でちってＮＰＮ　ｌランマスクを製
造する場合を示している。第１図より明らかなように従
来の方法では最初に第１図（ａ）の如くＮ型半導体基板
１上にシリコン酸化膜２を成長させ、ホトリソ工程によ
シリコン酸化膜に窓を開け、第１図（ｂ）に示されるよ
うに拡散又はイオン注入法によシ、第１導電層３を形成
する。次に同様にしてシリコン酸化膜２に窓を１ｊｔｌ
け、第Ｉ動作層４を形成する（第１図（Ｃ））。この第
１動作層４上のシリコン酸化膜２に第１図（ｄ）に示す
ように、第１動作層間の中央部に窓を開け、第２動作層
５を形成する。更に第１図（ｅ）に示されるように第１
導電層３、第２動作層５上のシリコン酸化膜２に窓を開
け、コンタクト部を形成し、リフトオフ又はエノチンダ
法により各窓を包含する電極金属を形成し、各々ベース
エミッタ電極６，７とする。従来のバイボーラドう／ジ
スタは以上のような工程によシ製造されており、高周波
特性を向上させるには、第２動作層、５の巾、及び第１
導電層３と第２動作層５の間隔を狭まくしかつ、ベース
電極金属６０間隔を狭まくする必要があるため、微細寸
法を使用したホｌ−１，１ン工程でのマスク合わせに１
μｍ以下の精度が要求されていた。そのためこれが歩留
りの低下の大きな原因であシ、又わずかな第２動作層と
第１導電層の位置ずれがトランジスタの浮遊容量、ベー
ス抵抗のバラツキを増大させ、特性及び信頼性の劣化を
もたらしていた。又このトう／ノスタを中電力、高電力
用に使用する場合、第１図に示すトランジスタを第２図
に示すように並列にならべる事となるが、第１導電層を
隣ｐ合ったトランジスタの共通導電層とするため、単位
のトランジスタの大きさは最小寸法で制限され、大きさ
には限度が生じる。又微細寸法を使用して行くと第１導
電層のコンタクト穴が小さくなり、コンタクト抵抗の増
加をもたらすような欠点があった０ （発明の目的） 従って本発明は、従来方法における欠点を除去したもの
であシ、その目的は１μｍ以下の精度を必要とするマス
ク合わせを不要にして、寄生容量の低減及び浮遊容量、
ベース抵抗のバラツキの増大及び微細寸法を使用した時
のコンタクト抵抗の増大を改善し、素子の特性、信頼性
の向」ことを削る半導体装置の製造方法を拵供するにあ
る。

（発明の溝底） 以下本発明の構成を実施例に基づいて説明する・第３図
は本発明の第１の実施例であって、第３図は、複数個の
トランジスタを並列にならべた場合を示している。以下
第３図（ａ）〜０】）において本発明の製造方法を工程
順に説明する。第３図（ａ）は、半導体基板３１をシリ
コンチア化膜３２をマスクとして酸化して酸化膜３３を
形成した所である。第３図（ｂ）はシリコン基板３ノ３
２を除去して、シリコン基板３ノを酸化し動作層を分離
する第１層３４を形成した所である。第３図（ｃ）は、
第２層３５、第３層３６を形成しイオン注入法等によシ
ネ鈍物を添加した所である。第３図（ｄ）は、第４層３
７を形成しホトリン法でパターニングを行なった所であ
る。第３図（ｅ）は、第４層３７をマスクとして第２層
３５を選択酸化すると同時に８ｇ１動作層３８を形成し
、第４層３７を除去した所である。

第３図（ｆ）は、レノストマスク３９を形成してイオン
注入法等によシネ鈍物を添加して、第２層の１部を第２
導電層３５−２に変え第１導電層４０を形成した所であ
る。第３口伝）は、第５層４１を形成後パターニングを
行ない、この第５層４ノをマスクとして第３層３６の１
部を除去し、レジストマスク４２をマスクとしてイオン
注入法等により不純物を添加し第２動作層４３を形成し
た所である。第３図（ｈ）は、第３層除去部の第２層３
５−１３５−２の表面を合金処理してこの第２層３５−
１３５−２を包含するように電極金属４４を形成した所
である。

以上説明したように、第１の実施例では、第１導電層４
０と第２動作層４２は第７１層３７のパターニングで位
置が同時に決められるため従来の製造方法におけら欠点
の１つであった相対位置のずれによる浮遊容量、ベース
抵抗バラツギの増大は大巾に改善され、特性、信頼性の
向上が容易に訓かれる。又第１導電層と電極金属は第２
層を界して接続されているため、第２動作層上の電極金
属と第１導電層上の電極金属は、従来の製造方法での欠
点の１つであった電極金属の間隔を使用する最小寸法に
する必要はなく、第１動作層の大きさに関係なく自由に
選択できる。したがって、第１動作層の大きさは最小寸
法１μｍの時、従来の製造方法であると６μｍに対して
本発明では５μｍにする事ができ、帰還容量を減少させ
高周波特性が向上される。又第１導電層上のコンタクト
穴はＪ′し小寸法に限定される自由に選択できコンタク
ト抵抗の増大も改善できる。

第２の実施例を第４図に示す。これは本発明を、埋込層
４５と分離層４６とをもったプレーナ型のＩＣに応用し
たものである。第２導電層３５−２はイオン注入法等に
より不純物が添加されているため抵抗として使、用でき
る。この抵抗３５−２はシリコン酸化膜３３の上に形成
されているため通常の拡散抵抗形成時必要とされている
、カイル−ジョン領域が不必要となり抵抗のザイズは犬
ｉＪに縮少される利点がある。なお、製造手順は第３図
に示した方法と同様なので省略する。

（発明の効果） 以上の如く、本発明は、１枚のマスクでＭＪ導電層、第
２動作層の位置決めを行い、不純物添加の窓を形成する
ため動作層形成時に厳しい精度のマスク合わせを必要と
せず信頼性が向上すること、又第２導電層によシ第１導
電層が接続されているため容易にこの素子を並列接続す
ることができることによシ高信頼性が必要とされる高周
波帯の中′亀カカモノリシックＩＣ又は高電力トランジ
スタ、ＦＥＴを単位とする半導体装置に応用できる。

【図面の簡単な説明】

第１図は従来の製造方法を示しだものであり、第２図は
第１図に示したトランジスタを並列抜脱した半導体素子
の断面図であり、第３図と第４１図はそれぞれ本発明の
一実施例を説明する図である。 ３１・・基板、３２・・シリコンチッ化１匣、３３シリ
コン酸化膜、３４・・第１．　Ｊ’、１＜、’、３５　
第２層１、？　５−１．　、３５−２・第２ｊ−の不純
物添加層、３６・第３層、３７・・・第４層、３８・第
１動作層、３９・・・レジストマスク、４０　・第１４
電層、４Ｉ・・・第５層、４２・・レノストマスク、４
３−第２動作層、４４　′電極金属、４５・埋込層、４
６　分離層。 特許出願人　沖電気工業株式会社 手続補正書輸発） ５８．１２．　１ 昭和　年　月　日 特許庁長官　殿 １　事件の表示 昭和５８年　特　許　願第１６４１３９　号２　発＋ｙ
Ｊの名称 半導体装置の製造方法 ３　補正をする者 事件との関係　特　許出　願　人 住　所（〒１０５）　東京都港区虎ノ門１丁１１７番１
２号１１代理人 住　所（〒１０５）　東京都港区虎ノ門１丁目７香１２
号５、補正の対象　明ｊｌＩＩ書中「発明の詳細な説明
」の欄　−６補正の山谷 （１）明細書第７頁第８行口から第９行［１に「カイソ
レーンヨン領域」とあるのを「アイル−／ヨン領域」と
補正する。 （２）　同書第７頁第２０行目に「カモノリンックＩＣ
Ｊとあるのを「モノリンツクＩＣ」と補正する。

Claims (1)

【特許請求の範囲】
1. 個々の半導体素子の動作層となシ得る領域を第１層によ
   り分離した後熱処理によりシリコン酸化膜となる第２層
   および第３層を形成し、この第２、第３層を通して不純
   物をイオン注入法等によシ添加し、第４層を形成したの
   ち、この第４層をマスクとして第２層の選択酸化を行な
   うと共に第１動作層を形成する工程と、第４層を除去し
   たのちレゾストをマスクとして第２．第３層を通して不
   純物をイオン注入法等によシ添加し第１動作層の１部に
   第１導電層を形成する工程と第５層を形成したのち、こ
   の第５層をマスクとして第３層の１部を除去し、レジス
   トをマスクとして第３層除去部の第２層の１部にイオン
   注入法等により不純物を添加し第２動作層を形成する工
   程と、第３層除去部の第２層の表面層を合金層に変える
   工程と、合金層をおおうように電極金属を形成する工程
   とを含む半導体装置の製造方法。