JPS6057676A - シヨツトキ障壁形電界効果トランジスタの製法 - Google Patents
シヨツトキ障壁形電界効果トランジスタの製法Info
- Publication number
- JPS6057676A JPS6057676A JP58165568A JP16556883A JPS6057676A JP S6057676 A JPS6057676 A JP S6057676A JP 58165568 A JP58165568 A JP 58165568A JP 16556883 A JP16556883 A JP 16556883A JP S6057676 A JPS6057676 A JP S6057676A
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- JP
- Japan
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- layer
- gate metal
- insulating film
- high impurity
- mask
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＧａＡｓのショットキ障壁形電界効果トラン
ジスタ（所謂Ｇ５Ａｓ ＭＥＳ ＦＥＴ）の製法に関す
る。
ジスタ（所謂Ｇ５Ａｓ ＭＥＳ ＦＥＴ）の製法に関す
る。
背景技術とその問題点
ＧａＡｓショットキ障壁形電界効果１〜ランジスタに於
て、その基本的な性能を充分引き出すためには、ドレイ
ン領域及びソース領域の寄生シリース抵抗を低減するこ
とが不司欠である。そのためのｊつの製法としては、簡
単な工程で実現ｒｉＪ能な＋１ｌｉ）％ｌ！ｌ合点を用
いたセルフアライメント方式が知られている。第１図は
この製法例である。これは先Ｊ′第１１ｕｌＡに示すよ
うに半絶縁性のＧａＡｓ基扱（」）上に１ピタキシヤル
成長等によってチャンネル層となる第１導電形のＧａＡ
ｓ１ｉｉ１２）を形成して後このＧａＡＳｌｍ（２）上
に高融点金属例えばＷ、ＭＯ或（よＷ−３ｉ、Ｔｉ−Ｗ
−３ｉ（多層金１ｍ）等を被着形成し、これをパターニ
ングしてゲート金属（３）を形成する。このときケニト
金属（３）とＧａＡｓ１Ｗ（２１との間にシヨ・丹キ障
壁が形成される。次に第１図Ｂに月く“４−ようにこの
ゲート金属（３）をマスクとしてイオン注入を行ない夫
々高不純物濃度のソース領域（４Ｓ）及びトレイン領域
（４Ｄ）を形成する。次に第１図Ｃに不ずよフに活性化
のためのアニールを施した後、ソース領域（４Ｓ）及び
ドレイン領域（４Ｄ）に夫々オーミ・ツク接触するソー
ス電極（５Ｓ）及び１−”レイン電極（５Ｄ）を形成す
る。この製法では、ケート金属（３）の端縁土で高不純
物濃度のソース領域（４Ｓ）及びドレイン領域（４Ｄ）
が形成されるので、ソース及びドレイン領域の寄生シリ
ーズ抵抗が低減される。
て、その基本的な性能を充分引き出すためには、ドレイ
ン領域及びソース領域の寄生シリース抵抗を低減するこ
とが不司欠である。そのためのｊつの製法としては、簡
単な工程で実現ｒｉＪ能な＋１ｌｉ）％ｌ！ｌ合点を用
いたセルフアライメント方式が知られている。第１図は
この製法例である。これは先Ｊ′第１１ｕｌＡに示すよ
うに半絶縁性のＧａＡｓ基扱（」）上に１ピタキシヤル
成長等によってチャンネル層となる第１導電形のＧａＡ
ｓ１ｉｉ１２）を形成して後このＧａＡＳｌｍ（２）上
に高融点金属例えばＷ、ＭＯ或（よＷ−３ｉ、Ｔｉ−Ｗ
−３ｉ（多層金１ｍ）等を被着形成し、これをパターニ
ングしてゲート金属（３）を形成する。このときケニト
金属（３）とＧａＡｓ１Ｗ（２１との間にシヨ・丹キ障
壁が形成される。次に第１図Ｂに月く“４−ようにこの
ゲート金属（３）をマスクとしてイオン注入を行ない夫
々高不純物濃度のソース領域（４Ｓ）及びトレイン領域
（４Ｄ）を形成する。次に第１図Ｃに不ずよフに活性化
のためのアニールを施した後、ソース領域（４Ｓ）及び
ドレイン領域（４Ｄ）に夫々オーミ・ツク接触するソー
ス電極（５Ｓ）及び１−”レイン電極（５Ｄ）を形成す
る。この製法では、ケート金属（３）の端縁土で高不純
物濃度のソース領域（４Ｓ）及びドレイン領域（４Ｄ）
が形成されるので、ソース及びドレイン領域の寄生シリ
ーズ抵抗が低減される。
しかし乍ら、この場合、パターニングされたゲート金属
（３）のエッヂ部をソース及びトレイン領域（高不純物
濃度層）形成のためのイオン注入用マスクとして使用す
るために、イオン注入時の横方向Ｈ＆乱、更に活性化用
の熱処理時の拡散によっ°ζ、高不純物濃度層とゲート
金属が重なり合う。特に重なり合った領域ではゲート金
属とＧａＡｓ間の熱ストレスにより横方向拡散が増速さ
れる。この結果電気的特性のバラツキが生ずる欠点があ
った。
（３）のエッヂ部をソース及びトレイン領域（高不純物
濃度層）形成のためのイオン注入用マスクとして使用す
るために、イオン注入時の横方向Ｈ＆乱、更に活性化用
の熱処理時の拡散によっ°ζ、高不純物濃度層とゲート
金属が重なり合う。特に重なり合った領域ではゲート金
属とＧａＡｓ間の熱ストレスにより横方向拡散が増速さ
れる。この結果電気的特性のバラツキが生ずる欠点があ
った。
発明の目的
本発明は、上述の点に鑑みゲート金属をマスクとして用
いたセルフアライメント方式において、高不純物濃度層
とゲート金属との重なりによる電気的特性のバラツキを
低減し、しかも１８Ｊ性能化が図れるショットキ障壁形
電界効果トランジスタの製法を提イバするものである。
いたセルフアライメント方式において、高不純物濃度層
とゲート金属との重なりによる電気的特性のバラツキを
低減し、しかも１８Ｊ性能化が図れるショットキ障壁形
電界効果トランジスタの製法を提イバするものである。
発明の概要
本発明は、チャンネル層となる半導（本１ｔｉの二ｌ′
面にパターニングされたゲート金属とこのゲート金属の
少なくとも両側壁に接する絶縁物を形成し、ゲート金属
と絶縁物をマスクとして半導体Ｉｔｓに第１のイオン注
入で深いＩｕｊ＋、鈍物濃度層を形成し、次に絶縁物の
めを除去してゲート金属をマスクとした第２のイオン注
入で浅いｉｔ’ｉｉ不純物濃度１栂を形成する。この高
不純物濃度ｊ−はソース領域及びトレイン領域となるも
のである。
面にパターニングされたゲート金属とこのゲート金属の
少なくとも両側壁に接する絶縁物を形成し、ゲート金属
と絶縁物をマスクとして半導体Ｉｔｓに第１のイオン注
入で深いＩｕｊ＋、鈍物濃度層を形成し、次に絶縁物の
めを除去してゲート金属をマスクとした第２のイオン注
入で浅いｉｔ’ｉｉ不純物濃度１栂を形成する。この高
不純物濃度ｊ−はソース領域及びトレイン領域となるも
のである。
この製法では、ゲート金属とソース及びトレイン領域と
なる不純物濃度層との市なりが極めて低減される。従っ
て電気的特性のバラツキが低減され、また商竹能化が図
れる。
なる不純物濃度層との市なりが極めて低減される。従っ
て電気的特性のバラツキが低減され、また商竹能化が図
れる。
実施例
以−ド、図面を参照し″ζ本発明の実施例について説明
する。
する。
第２図は本発明の一実施例をボす。先ず、第２図Ａに示
す様に半絶縁性のＧａＡｓ基扱（１）上にチャンネル層
となる第１導電形、例えばＮ型のＧａＡｓ１＃（２１を
形成する。そしてごのＧ ａ Ａ ｓｌｍ （２１上に
ゲート金１＞Ｍとなるｈ融点金属、例えばＷ、Ｍｏ或は
Ｗ Ｓｔ＋ Ｔ＋−Ｗ−５ｉ（多層金属）等の金属を被
着しζ後、パターニングし゛ζゲート金属（３）を形成
する。この場合ゲート金属（３）の膜厚は例えば５００
０人程度入出る。
す様に半絶縁性のＧａＡｓ基扱（１）上にチャンネル層
となる第１導電形、例えばＮ型のＧａＡｓ１＃（２１を
形成する。そしてごのＧ ａ Ａ ｓｌｍ （２１上に
ゲート金１＞Ｍとなるｈ融点金属、例えばＷ、Ｍｏ或は
Ｗ Ｓｔ＋ Ｔ＋−Ｗ−５ｉ（多層金属）等の金属を被
着しζ後、パターニングし゛ζゲート金属（３）を形成
する。この場合ゲート金属（３）の膜厚は例えば５００
０人程度入出る。
このゲート金属（３）とＧａＡｓ層（２）との間でショ
ットキ璋壁が形成される。
ットキ璋壁が形成される。
次に第２図Ｂに不す様にゲート金属（３）を含むＧａＡ
ｓ層（２）上の全面に例えば膜厚が３０００人程度入出
ｉ０２又はＳｉＮ等の絶縁膜（１１）をプラズマＣＶＤ
法によって形成する。
ｓ層（２）上の全面に例えば膜厚が３０００人程度入出
ｉ０２又はＳｉＮ等の絶縁膜（１１）をプラズマＣＶＤ
法によって形成する。
次に第２図Ｃに示す様に異方性エツチングによりその絶
縁膜（１１）をエツチングする。このとき異方性エツチ
ングであるがために、ゲート金属（３）の両側壁に接す
る絶縁膜（ｌｌａ ）はエンチングされず、ＧａＡｓ層
（２）と平行な面の絶縁膜だけがエツチングされる。従
ってこの異方性エツチングによりデー１−金属（３）の
両側壁には所定の幅βの絶縁膜（ＩＬａ）が残る。
縁膜（１１）をエツチングする。このとき異方性エツチ
ングであるがために、ゲート金属（３）の両側壁に接す
る絶縁膜（ｌｌａ ）はエンチングされず、ＧａＡｓ層
（２）と平行な面の絶縁膜だけがエツチングされる。従
ってこの異方性エツチングによりデー１−金属（３）の
両側壁には所定の幅βの絶縁膜（ＩＬａ）が残る。
この場合、絶縁膜形成時の側壁部と平面部の被着速度及
び異方性エツチング時の選択比を知ることにより幅βを
任意に選べる。大略的には絶縁膜のｌｌ９ｉ厚をＬＯＸ
とすると、ｔｏｘ ： １と見積れる。本例では幅ｌは
ほぼ０．３μｍ程度となる。
び異方性エツチング時の選択比を知ることにより幅βを
任意に選べる。大略的には絶縁膜のｌｌ９ｉ厚をＬＯＸ
とすると、ｔｏｘ ： １と見積れる。本例では幅ｌは
ほぼ０．３μｍ程度となる。
次に、第２図りに示す様にゲート金属（３）及びその両
側壁に残る絶縁１挨（ｌｌａ ）をマスクとし゛（深い
イオン注入（例えばシリコンイオンＳｉ” 、打込みエ
ネルギー１５０ＫｅＶ、ドーズ５ｆ ２ Ｘ １０ｉ１
０１ｊ勺を行い、ＧａＡｓ層（２）より深いＮ形の１１
１不純物濃度層（１２Ｓ） 、（１２０）を形成する。
側壁に残る絶縁１挨（ｌｌａ ）をマスクとし゛（深い
イオン注入（例えばシリコンイオンＳｉ” 、打込みエ
ネルギー１５０ＫｅＶ、ドーズ５ｆ ２ Ｘ １０ｉ１
０１ｊ勺を行い、ＧａＡｓ層（２）より深いＮ形の１１
１不純物濃度層（１２Ｓ） 、（１２０）を形成する。
次に第２図Ｅに示す様に絶縁ｊＩ会（ｌｌａ）を除去し
”ζ後、デー１〜金属（３）のみをマスクとし“Ｃ浅い
イオン注入（例えばシリコンイオンＳｉ＋、打込メエネ
ルギー５０ＫｅＶ 、ドーズｍ ２ Ｘ １０” ｃｍ
−勺を行い、Ｇ ａ Ａ ５ｌｔＡ （２１より浅いＮ
形の＋ｉｉ不純物鈍濃度ｕｔ （１３ｓ ） 。
”ζ後、デー１〜金属（３）のみをマスクとし“Ｃ浅い
イオン注入（例えばシリコンイオンＳｉ＋、打込メエネ
ルギー５０ＫｅＶ 、ドーズｍ ２ Ｘ １０” ｃｍ
−勺を行い、Ｇ ａ Ａ ５ｌｔＡ （２１より浅いＮ
形の＋ｉｉ不純物鈍濃度ｕｔ （１３ｓ ） 。
（１３０）を形成する。かかる高不純物濃度Ｊ＃（１ｚ
ｓ）及び（１３５）によってソース領域（１５ｓ）が形
成され、Ｍ１不純物濃度層（１２＋））及０’ （１３
１１＞によっテトレイン領域（１５１１）が形成される
。
ｓ）及び（１３５）によってソース領域（１５ｓ）が形
成され、Ｍ１不純物濃度層（１２＋））及０’ （１３
１１＞によっテトレイン領域（１５１１）が形成される
。
次に、第２図Ｆに示ず様にデー１−金ＩＩＪｉ （３１
を含む全面ニＳ ｉ ０２等の絶縁膜（１４）によるキ
ャソビングを行なって後、活性化のためのアニール処理
を行なう。
を含む全面ニＳ ｉ ０２等の絶縁膜（１４）によるキ
ャソビングを行なって後、活性化のためのアニール処理
を行なう。
しかる後、？４ｉ ２図Ｇに承ず様にそのソース及びド
レイン領域である高不純物濃度ｍ（１３Ｓ）及び（１３
０）が望むように絶縁ＩＡ（１４）に窓開けをし、ここ
にオーミック接触するソース電極（１６Ｓ）及びドレイ
ン電極（１６１））を被着形成する。電極（１６５）
、（１６０）としては例えば金ゲルマニウム合金又はこ
れとニッケルの多層金属等を使用することができる。こ
のようにして目的のＧａＡｓのショットキ障壁形電界効
果トランジスタを得る。
レイン領域である高不純物濃度ｍ（１３Ｓ）及び（１３
０）が望むように絶縁ＩＡ（１４）に窓開けをし、ここ
にオーミック接触するソース電極（１６Ｓ）及びドレイ
ン電極（１６１））を被着形成する。電極（１６５）
、（１６０）としては例えば金ゲルマニウム合金又はこ
れとニッケルの多層金属等を使用することができる。こ
のようにして目的のＧａＡｓのショットキ障壁形電界効
果トランジスタを得る。
この製法によれば、ゲート金属（３）の両側壁に接する
絶縁１１Ｒ’（ｉｌａ）のエッヂ部をマスクとした深い
イオン注入と、ゲート金属（３）のエッヂ部をマスクと
した浅いイオン注入とでソース領域（１５Ｓ）及びドレ
イン領域（１５０）が形成される。このため、チャンネ
ルＩＮとなるＧａＡｓ１Ｗｔ２）より深く形成された高
不純物濃度層（１２５） 、（Ｌ２Ｄ ）では、絶縁膜
（ｌｌａ）の幅βによってケート金属（３）との重なり
は生じない。一方ゲート金属（３）のエッヂ部をマスク
としたイオン注入では、ｄ３ｊ不純物凋度層（１３Ｓ）
、（］、３Ｄ）がＧａＡｓ層（２）より浅く形成され
るので、このイオン化人時の横方向散乱は低減し、活性
化用のアニール時の拡散によゲζもゲーｌ、金属（３）
との重なりは極め゛（少なくなる。従−）でノア−１−
金属（３）と高不純物濃度層（１３５）、（＋３１１
）との重なりに基づく電気的特性のノ＼シツキは低減さ
れる。同時にゲート金属（３）の端縁まで匹不鈍物濃度
のソース及びドレイン領域（１５５）及び（１５１１）
が形成されており、しかも、２回のイオン注入によって
ソース及びドレイン領域の表ｉｈｉはｉｌ：ｌｉ ｆ！
度化され、ソース電極（Ｌ６Ｓ）、ドレイン電極（１６
１］）とのコンタクト抵抗も低、減されるので、ソース
及びドレイン領域（１５５’）及び（１５０）の寄生シ
リーズ抵抗も大幅に小ざくなる。さらにノヨートチャン
ネル効果も低減され、閾値電圧Ｖｔｌ＋のノ＼ラツキを
防げる。
絶縁１１Ｒ’（ｉｌａ）のエッヂ部をマスクとした深い
イオン注入と、ゲート金属（３）のエッヂ部をマスクと
した浅いイオン注入とでソース領域（１５Ｓ）及びドレ
イン領域（１５０）が形成される。このため、チャンネ
ルＩＮとなるＧａＡｓ１Ｗｔ２）より深く形成された高
不純物濃度層（１２５） 、（Ｌ２Ｄ ）では、絶縁膜
（ｌｌａ）の幅βによってケート金属（３）との重なり
は生じない。一方ゲート金属（３）のエッヂ部をマスク
としたイオン注入では、ｄ３ｊ不純物凋度層（１３Ｓ）
、（］、３Ｄ）がＧａＡｓ層（２）より浅く形成され
るので、このイオン化人時の横方向散乱は低減し、活性
化用のアニール時の拡散によゲζもゲーｌ、金属（３）
との重なりは極め゛（少なくなる。従−）でノア−１−
金属（３）と高不純物濃度層（１３５）、（＋３１１
）との重なりに基づく電気的特性のノ＼シツキは低減さ
れる。同時にゲート金属（３）の端縁まで匹不鈍物濃度
のソース及びドレイン領域（１５５）及び（１５１１）
が形成されており、しかも、２回のイオン注入によって
ソース及びドレイン領域の表ｉｈｉはｉｌ：ｌｉ ｆ！
度化され、ソース電極（Ｌ６Ｓ）、ドレイン電極（１６
１］）とのコンタクト抵抗も低、減されるので、ソース
及びドレイン領域（１５５’）及び（１５０）の寄生シ
リーズ抵抗も大幅に小ざくなる。さらにノヨートチャン
ネル効果も低減され、閾値電圧Ｖｔｌ＋のノ＼ラツキを
防げる。
第３図は本発明の他の実施例をン５柵。この例では異方
性エツチングを使用しない場合である。
性エツチングを使用しない場合である。
本例においては、先ず、第２図の場合と同様に半絶縁性
のＧａＡｓ基板（１）上に第１導電形のＧ ａ Ａ ｓ
ｌＷ ｆ２１を形成し、その上にパターニングされた商
融点金属によるゲート金属（例えば膜厚５０００人）（
３）を被着形成する（第３図Ａ）。更にゲート金属（３
）を含む全面に厚さ３０００人程度入出ｉ０２又はＳｉ
Ｎ等の絶縁膜（１１）をプラズマＣＶＤ法によって被着
形成する（第３図Ｂ）。この状態では第２図と同様にゲ
ート金属（３）の両側壁には所定の幅βの絶縁膜（ｌｌ
ａ）が存在することになる。
のＧａＡｓ基板（１）上に第１導電形のＧ ａ Ａ ｓ
ｌＷ ｆ２１を形成し、その上にパターニングされた商
融点金属によるゲート金属（例えば膜厚５０００人）（
３）を被着形成する（第３図Ａ）。更にゲート金属（３
）を含む全面に厚さ３０００人程度入出ｉ０２又はＳｉ
Ｎ等の絶縁膜（１１）をプラズマＣＶＤ法によって被着
形成する（第３図Ｂ）。この状態では第２図と同様にゲ
ート金属（３）の両側壁には所定の幅βの絶縁膜（ｌｌ
ａ）が存在することになる。
次に第３図Ｃに示す様に絶縁膜が全面被着された状態で
、第１回目のイオン注入（例えばシリコンイオンＳｉ”
、打込みエネルギー２５０ＫｅＶ、ドーズｍ ４ ｘ
１０” ｃｍ−′）を行なってＧ ａ Ａ ｓｌｍ
（２］より深い１ｌｌｉ不純物濃鈍濃度１２Ｓ） 、（
１２Ｄ＞を形成する。尚ごの場合ＧａＡｓ１偕（２１の
上面に絶縁膜（１１）が被着されているので、イオン注
入による不純物濃度のピークをＧ ａ Ａ ５ｌｔ４ｉ
（２）と絶縁膜（１１）との界面に位置するよ・）に
なずゾこめには、例えば１１央厚が３０００人のＳ ｉ
０２膜（１１）の場合、２５０ＫｅＶ程度の打込みエネ
ルギーで充分実現できる。
、第１回目のイオン注入（例えばシリコンイオンＳｉ”
、打込みエネルギー２５０ＫｅＶ、ドーズｍ ４ ｘ
１０” ｃｍ−′）を行なってＧ ａ Ａ ｓｌｍ
（２］より深い１ｌｌｉ不純物濃鈍濃度１２Ｓ） 、（
１２Ｄ＞を形成する。尚ごの場合ＧａＡｓ１偕（２１の
上面に絶縁膜（１１）が被着されているので、イオン注
入による不純物濃度のピークをＧ ａ Ａ ５ｌｔ４ｉ
（２）と絶縁膜（１１）との界面に位置するよ・）に
なずゾこめには、例えば１１央厚が３０００人のＳ ｉ
０２膜（１１）の場合、２５０ＫｅＶ程度の打込みエネ
ルギーで充分実現できる。
次に、第３図りに不ず様に絶縁膜（１１）を除去してゲ
ート金属（３）のみをマスクに第２図と同様の第２回目
のイオン注入を行ないＧａＡｓ基板（２）より浅い高不
純物濃度ｊ輔（１３８） 、（１３１１）を形成゛３′
、る。
ート金属（３）のみをマスクに第２図と同様の第２回目
のイオン注入を行ないＧａＡｓ基板（２）より浅い高不
純物濃度ｊ輔（１３８） 、（１３１１）を形成゛３′
、る。
この高不純物濃度１５ （１２ｓ ）と（１３ｓ）でソ
ース領域（１５Ｓ）が形成され、高不純物濃度Ｉｆｆ
（１２１） ）と（１３０）でドレイン領域（１５１１
）が形成される。
ース領域（１５Ｓ）が形成され、高不純物濃度Ｉｆｆ
（１２１） ）と（１３０）でドレイン領域（１５１１
）が形成される。
次に第３図Ｅに示す様に全曲に絶縁膜（１４）を被着し
活性化のためのアニール処理を施す。その後、絶縁膜（
１４）に窓開りをしてソース領ＪＩ３７（１５５）及び
ドレイン領域（１５１３）に夫々ソース及びトレイン電
極（Ｌ６Ｓ）及び（１（ｉｔ］）を被着形成ｊ′も。
活性化のためのアニール処理を施す。その後、絶縁膜（
１４）に窓開りをしてソース領ＪＩ３７（１５５）及び
ドレイン領域（１５１３）に夫々ソース及びトレイン電
極（Ｌ６Ｓ）及び（１（ｉｔ］）を被着形成ｊ′も。
斯る製法においζもマ、スク１１６１を異ならし一ζ２
１ｔ＋１のイオン注入を行い、深い商不純りクｊａ度層
（１２Ｓ）。
１ｔ＋１のイオン注入を行い、深い商不純りクｊａ度層
（１２Ｓ）。
（１２０）と浅いｌｌ：ｌｉ不純鈍濃度Ｉ！１（１３Ｓ
）、（１３１１＞とを形成し′ζソース領域（１５Ｓ）
及びルーイン領域（１５１］）を形成したことに、１；
／ｒ、第２図の場合と同様にソース及びドレイン領域
（１’、）Ｓ）及び（１５０）の寄生シリーズ１１（抗
が低減し、且つケート金属（３）と１１３ｉ不純物濃度
１ｍ （１３５） 、（１３１１）との市なりによる電
気的特１（１のバラツキが低減する。
）、（１３１１＞とを形成し′ζソース領域（１５Ｓ）
及びルーイン領域（１５１］）を形成したことに、１；
／ｒ、第２図の場合と同様にソース及びドレイン領域
（１’、）Ｓ）及び（１５０）の寄生シリーズ１１（抗
が低減し、且つケート金属（３）と１１３ｉ不純物濃度
１ｍ （１３５） 、（１３１１）との市なりによる電
気的特１（１のバラツキが低減する。
尚、この例では絶縁膜（１１）に対して異方性エツチン
グを行なわないので、その分工程数が減る。
グを行なわないので、その分工程数が減る。
発明の効果
上述せるごとく本発明によれば、デー１〜金属の側面に
所定の幅の絶縁膜を被着し、両者をマスクとして第１回
目のイオン注入によって深い＋ｕ１不純物濃度層を形成
し、次に絶縁膜を除去してゲート金属をマスクとして浅
い高不純物濃度層を形成するようにしたことにより、高
不純物濃度層とゲーＩ・金属との車なりを充分に小さく
することができる。従ってこの重なりに基づく電気的特
性のバラツキを低減することができる。またゲート金属
の端縁まで高不純物濃度層が形成され、且つ２回のイオ
ン注入で表面が１ｔｃｈ ｌｌｄｌ化度れソース及びド
レイン電極とのコンククト抵抗が低減されることによっ
°Ｃ，ソース及びドレイン領域の寄仕シリース抵抗が小
さくなる。さらにはショーＩ−チートンイ、ル効果も低
減できる。
所定の幅の絶縁膜を被着し、両者をマスクとして第１回
目のイオン注入によって深い＋ｕ１不純物濃度層を形成
し、次に絶縁膜を除去してゲート金属をマスクとして浅
い高不純物濃度層を形成するようにしたことにより、高
不純物濃度層とゲーＩ・金属との車なりを充分に小さく
することができる。従ってこの重なりに基づく電気的特
性のバラツキを低減することができる。またゲート金属
の端縁まで高不純物濃度層が形成され、且つ２回のイオ
ン注入で表面が１ｔｃｈ ｌｌｄｌ化度れソース及びド
レイン電極とのコンククト抵抗が低減されることによっ
°Ｃ，ソース及びドレイン領域の寄仕シリース抵抗が小
さくなる。さらにはショーＩ−チートンイ、ル効果も低
減できる。
従って晶性能のこの種のショソトギ障壁形電界効果１−
ランジスタがｆ４−７られる。
ランジスタがｆ４−７られる。
第１図Ａ−Ｃは従来のショットキ障壁形電界効果トラン
ジスタの語法例を小オニ程順のｗｒ面図、第２図Ａ−Ｃ
は本発明にょるショノ１−キ障壁形箪界効果トランジス
タの製法の一実施例をボず」二稈順の断面図、第３図Ａ
−Ｅは不発１９１の他の実施例を示す工程順の断面図で
ある。 （１）は半絶縁性のＧａＡｓ基扱、（２）は第１導電形
の半導体層、（３）はゲート金属、（１１）は絶縁膜、
（１２ｓ） 、（１２Ｄ） 、（１３Ｓ） 、（１３０
）はａ４Ｉ不純物濃皮層である。
ジスタの語法例を小オニ程順のｗｒ面図、第２図Ａ−Ｃ
は本発明にょるショノ１−キ障壁形箪界効果トランジス
タの製法の一実施例をボず」二稈順の断面図、第３図Ａ
−Ｅは不発１９１の他の実施例を示す工程順の断面図で
ある。 （１）は半絶縁性のＧａＡｓ基扱、（２）は第１導電形
の半導体層、（３）はゲート金属、（１１）は絶縁膜、
（１２ｓ） 、（１２Ｄ） 、（１３Ｓ） 、（１３０
）はａ４Ｉ不純物濃皮層である。
Claims (1)
- 半導体１−の−生血にゲート金属と該ゲート金属の少な
くとも両側に接する絶縁物を形成する工程と、前記ゲー
ト金属及び絶縁物をマスクとし°て前記半導体層に第１
のイオン注入で深い高不純物濃度層を形成する工程と、
前記絶縁物を除去して第２のイオン注入で浅い高不純物
濃度層を形成する工程ををし前記高不純物濃度１舗をソ
ース領域及びドレインｆ１１４域として成るショットキ
障壁形電界効果トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165568A JPS6057676A (ja) | 1983-09-08 | 1983-09-08 | シヨツトキ障壁形電界効果トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165568A JPS6057676A (ja) | 1983-09-08 | 1983-09-08 | シヨツトキ障壁形電界効果トランジスタの製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6057676A true JPS6057676A (ja) | 1985-04-03 |
Family
ID=15814830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58165568A Pending JPS6057676A (ja) | 1983-09-08 | 1983-09-08 | シヨツトキ障壁形電界効果トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057676A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60244074A (ja) * | 1984-05-18 | 1985-12-03 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPS6254966A (ja) * | 1985-09-04 | 1987-03-10 | Hitachi Ltd | ショットキーゲート電界効果トランジスタの製造方法 |
| JPS62171163A (ja) * | 1986-01-22 | 1987-07-28 | Sumitomo Electric Ind Ltd | ショットキゲート型電界効果トランジスタ |
-
1983
- 1983-09-08 JP JP58165568A patent/JPS6057676A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60244074A (ja) * | 1984-05-18 | 1985-12-03 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPS6254966A (ja) * | 1985-09-04 | 1987-03-10 | Hitachi Ltd | ショットキーゲート電界効果トランジスタの製造方法 |
| JPS62171163A (ja) * | 1986-01-22 | 1987-07-28 | Sumitomo Electric Ind Ltd | ショットキゲート型電界効果トランジスタ |
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