JPS6066468A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6066468A JPS6066468A JP58174812A JP17481283A JPS6066468A JP S6066468 A JPS6066468 A JP S6066468A JP 58174812 A JP58174812 A JP 58174812A JP 17481283 A JP17481283 A JP 17481283A JP S6066468 A JPS6066468 A JP S6066468A
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- semiconductor layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/221—Thyristors having amplifying gate structures, e.g. cascade configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は増幅ケ゛−ト（補助ＧＴＯ）と主ＧＴＯ（ダー
ト−ターン・オフ・サイリスク）間に整流素子（以下Ｓ
Ｒと略記す）をモノリシックに形成した増幅ダート付Ｇ
ＴＯ等の半導体装置に関するもので、毛に遮断電流の大
きな半導体装置に関する。
ト−ターン・オフ・サイリスク）間に整流素子（以下Ｓ
Ｒと略記す）をモノリシックに形成した増幅ダート付Ｇ
ＴＯ等の半導体装置に関するもので、毛に遮断電流の大
きな半導体装置に関する。
同一半導体内に増幅ダートを有するＧＴＯとして、主Ｇ
ＴＯと増幅ダート（主ＧＴＯのダートに外部からのケ９
−ト信号を増幅して与える補助ＧＴＯ）や ２６４２２に開示されている。第１図はその基本的な構
造を示すもので、＆−１１１’組を中心に同心円的に各
半導体領域が形成されておシ第２図は、その等価回路で
ある。
ＴＯと増幅ダート（主ＧＴＯのダートに外部からのケ９
−ト信号を増幅して与える補助ＧＴＯ）や ２６４２２に開示されている。第１図はその基本的な構
造を示すもので、＆−１１１’組を中心に同心円的に各
半導体領域が形成されておシ第２図は、その等価回路で
ある。
この装置は、大きく分けて外部から入力するダート信号
を増幅する増幅ゲート９と、この増幅ゲートからの信号
によシ動作制御される主ＧＴＯ７θと、増幅ダート９の
ダート、カン−６９間の逆電流を阻止するためのＳＲ８
とからなる。
を増幅する増幅ゲート９と、この増幅ゲートからの信号
によシ動作制御される主ＧＴＯ７θと、増幅ダート９の
ダート、カン−６９間の逆電流を阻止するためのＳＲ８
とからなる。
第１図においてｒ形の第１半纏体層（Ｎ−ペース）１１
を挾んで半導体ウェハの表面側および裏面側にそれぞれ
Ｐ型の第２半導体ＮＣｐペース）１２、第３半導体層（
Ｐエミッタ）１３が形成されておシ、ウニ・・の表面側
の第２半導体Ｊ−１２の最も外側に主ＧＴＯＪ Ｏのカ
ソードとなるＮ＋型の第４の領域１４が設けられている
。
を挾んで半導体ウェハの表面側および裏面側にそれぞれ
Ｐ型の第２半導体ＮＣｐペース）１２、第３半導体層（
Ｐエミッタ）１３が形成されておシ、ウニ・・の表面側
の第２半導体Ｊ−１２の最も外側に主ＧＴＯＪ Ｏのカ
ソードとなるＮ＋型の第４の領域１４が設けられている
。
このＮ＋型の第４の領域１４は縞状に形成され、第４の
領域１４間に露出した第２の半導体層１２が主ＧＴＯ１
ｏのダート電極の取シ出し部分となる。
領域１４間に露出した第２の半導体層１２が主ＧＴＯ１
ｏのダート電極の取シ出し部分となる。
この第４の領域１４の形成された主ＧＴＯ１０の領域の
内側の第２半導体層１２の表面領域にはＳＲ８のカソー
ドとなるＮ＋型で島状の第６の領域ノロが形成ヒれこの
第６の領域Ｊ６よシさらにＰＪ側には、適当な１１４１
隔を隔てて増幅ゲート９のカソードとなるＮ＋型の第５
の領域１６が形成される。
内側の第２半導体層１２の表面領域にはＳＲ８のカソー
ドとなるＮ＋型で島状の第６の領域ノロが形成ヒれこの
第６の領域Ｊ６よシさらにＰＪ側には、適当な１１４１
隔を隔てて増幅ゲート９のカソードとなるＮ＋型の第５
の領域１６が形成される。
また、上記泥３の半導体層ノ３上には増１Ｍｌダート９
および主ＧＴ０１０の共通アノード電極として第１の電
極２ノが、第４の領域１４上には主ＧＴＯ１θのカソー
ド電極として第３の電極２３が、第４の領域１４に隣接
した第２の半導体層１２の露出面上に主ＧＴＯｌ Ｏの
ｒ′−計電極となる第２の電極２２がそれぞれ形成され
る。
および主ＧＴ０１０の共通アノード電極として第１の電
極２ノが、第４の領域１４上には主ＧＴＯ１θのカソー
ド電極として第３の電極２３が、第４の領域１４に隣接
した第２の半導体層１２の露出面上に主ＧＴＯｌ Ｏの
ｒ′−計電極となる第２の電極２２がそれぞれ形成され
る。
さらに、増幅ダート９のカソード電極として、第５の領
域１５上には、第４の電極２４が形成される。この第４
の電極は第２図の等価回路で示すとうシ、主ＧＴＯＩ
ＯのダートおよびＳＲ＆のアノードに接続する状態とな
るように、第５の領域１５に隣接したＳＲ＆側の第２の
半導体層１２すなわちＳＲ８のアノード領域に渡って形
成されていると共に図示しないが島状の第６の゛頑域１
６をよけて第２の電極２２に連らなっている。尚、上記
第４の領域１４にも縞状の領域の１部に切れ目があシ、
破線２２′に示すようにこの切れ目に沿って設けられた
金属配線層を通じて上記第４の領域１４間に形成された
第２の電極２２部分は一体に連らなったものとなってい
る。
域１５上には、第４の電極２４が形成される。この第４
の電極は第２図の等価回路で示すとうシ、主ＧＴＯＩ
ＯのダートおよびＳＲ＆のアノードに接続する状態とな
るように、第５の領域１５に隣接したＳＲ＆側の第２の
半導体層１２すなわちＳＲ８のアノード領域に渡って形
成されていると共に図示しないが島状の第６の゛頑域１
６をよけて第２の電極２２に連らなっている。尚、上記
第４の領域１４にも縞状の領域の１部に切れ目があシ、
破線２２′に示すようにこの切れ目に沿って設けられた
金属配線層を通じて上記第４の領域１４間に形成された
第２の電極２２部分は一体に連らなったものとなってい
る。
さらに、ウェハの中心部の第２の半導体層１２の露出面
上姉は増幅ダート９のダート電極として第５の電極２５
が、まだ第６の領域１６上にはＳＢＢのカソード電極と
して第６の電極２６かそれぞれ設けられ、この第６の［
極２６と第５の電極２５は例えばボンディングワイヤ２
７によシミ気的接続がなされ、第５の電極２５上に外部
ダート信号の供給されるｒ −） ！１−ドＧｔが接続
される。これらのウェハ上面に形成される第２乃至第５
の電極は例えばアルミニクム等の金属の蒸着膜を所定・
（ターンに工、チングすることによシ形成される。
上姉は増幅ダート９のダート電極として第５の電極２５
が、まだ第６の領域１６上にはＳＢＢのカソード電極と
して第６の電極２６かそれぞれ設けられ、この第６の［
極２６と第５の電極２５は例えばボンディングワイヤ２
７によシミ気的接続がなされ、第５の電極２５上に外部
ダート信号の供給されるｒ −） ！１−ドＧｔが接続
される。これらのウェハ上面に形成される第２乃至第５
の電極は例えばアルミニクム等の金属の蒸着膜を所定・
（ターンに工、チングすることによシ形成される。
以上のように、第１図の装置は、第１の半導体層１１を
Ｎペース、第２の半導体層１２をＰペー ス、第３の半
導体層１３をＰエミッタ（ア／−１’）、第４の領域１
４をＮエミッタ（カソード）とする主ＧＴＯ７θと、第
２の半導体層１２をアノード、第６の領域Ｊ６をカソー
ドとするＳＲ８と、第ｌの半導体層１ノをＮベース、第
２の半導体層１２′ｔ−Ｐペース、第３の半導体層１３
ｆＰエミツタ（アノード）、第５の領域１５をＮエミッ
タ（カソード）とする増幅ｒ−ト９とが同一ウエバ内に
形成されたものである。
Ｎペース、第２の半導体層１２をＰペー ス、第３の半
導体層１３をＰエミッタ（ア／−１’）、第４の領域１
４をＮエミッタ（カソード）とする主ＧＴＯ７θと、第
２の半導体層１２をアノード、第６の領域Ｊ６をカソー
ドとするＳＲ８と、第ｌの半導体層１ノをＮベース、第
２の半導体層１２′ｔ−Ｐペース、第３の半導体層１３
ｆＰエミツタ（アノード）、第５の領域１５をＮエミッ
タ（カソード）とする増幅ｒ−ト９とが同一ウエバ内に
形成されたものである。
そしてさらに上記主ＧＴＯＪ Ｏのアノ−、ド側と増幅
ゲート９のアノード側には共通の２８１の＠極ｌが設け
られ、外部からのダート信号が入力される増幅ｒ−ト９
のｅ−トとＳＲ８のカソード側とがボンディングワイヤ
２７により接続され、さらにＳＲ８のアノードと増幅ｅ
−） ９のカソードと主ＧＴＯＪ ｏのｆ−トとが第
２の電極２２および第４の電極２４を通じて接続され、
主ＧＴＯ１０カソードは電極２３によシ引き出されて、
第２図の等価回路で示す回路に構成されているものであ
る。
ゲート９のアノード側には共通の２８１の＠極ｌが設け
られ、外部からのダート信号が入力される増幅ｒ−ト９
のｅ−トとＳＲ８のカソード側とがボンディングワイヤ
２７により接続され、さらにＳＲ８のアノードと増幅ｅ
−） ９のカソードと主ＧＴＯＪ ｏのｆ−トとが第
２の電極２２および第４の電極２４を通じて接続され、
主ＧＴＯ１０カソードは電極２３によシ引き出されて、
第２図の等価回路で示す回路に構成されているものであ
る。
次に第２図を用いて簡単に動作を説明する。
カソード端子Ｋに対し、ｆ−１４子Ｇに正電圧が印加さ
れると、増＠’ｒ”−ト９がターンオンし、そのカソー
ド電流が主ＧＴＯ１０のダート電流となって主ＧＴＯＪ
Ｏをターンオンさせる。
れると、増＠’ｒ”−ト９がターンオンし、そのカソー
ド電流が主ＧＴＯ１０のダート電流となって主ＧＴＯＪ
Ｏをターンオンさせる。
また、カソード端子Ｋに対し、ダート端子Ｇに負電圧を
印加すると主ＧＴＯＪθの正孔電流は第１図における第
２の半導体層１２→ＳＲ８→ｄ？ンデイングワイヤ２７
→第５の電極２５→ダートリードＧｔを順に通過して流
出する。
印加すると主ＧＴＯＪθの正孔電流は第１図における第
２の半導体層１２→ＳＲ８→ｄ？ンデイングワイヤ２７
→第５の電極２５→ダートリードＧｔを順に通過して流
出する。
この際にＳＲ８の順方向電位降下ｖＦとボンディングワ
イヤ２７のインピーダンス（配線抵抗Ｒと配線インダク
タンスＬの直列回路とみなせる）とによシ、増幅グーと
９のカソード、ダート間が逆バイアスされ、まず、増幅
ゲート９がターンオフジれ、続いて、主ＧＴＯＪ Ｏの
カソード。
イヤ２７のインピーダンス（配線抵抗Ｒと配線インダク
タンスＬの直列回路とみなせる）とによシ、増幅グーと
９のカソード、ダート間が逆バイアスされ、まず、増幅
ゲート９がターンオフジれ、続いて、主ＧＴＯＪ Ｏの
カソード。
ダート間が逆バイアスされて主ＧＴＯ１０がターンオフ
される。
される。
尚、紀３図にはとのＧＴＯ回路のダート電流Ｉｇ（ケ゛
−ト端子Ｇに流れる電＃、）の波形を示す。
−ト端子Ｇに流れる電＃、）の波形を示す。
図において、波形図すはターンオフ信号を示し、波形図
Ｃはターンオフ信号を示す。
Ｃはターンオフ信号を示す。
上記のような装置では、微少なダート電流ＩｇでＧＴＯ
をターンオンできる利点がある。しかしながら、大電流
を遮断した場合に再点弧（誤点弧）しやすいという欠点
があった。
をターンオンできる利点がある。しかしながら、大電流
を遮断した場合に再点弧（誤点弧）しやすいという欠点
があった。
この峡点弧の原因は次のようなものである。
すなわち、ターンオフ信号電圧にょシ、主ＧＴＯ１０Ｃ
Ｄｌａ２の半導体層１２→ＳＲ８→デンデイングワイヤ
２７→ダートリードＧｔへと順に逆ダート電流ＩｇＲが
流れる。このときのＳＲ８の順方向電圧降下Ｖ２とボン
ディングワイヤ２７のインピーダンスによる電位降下と
の和Ｅ１は増幅ゲート９のカソードを０％位とすると となる。この電圧によってＪ曽幅ダート９のカソード、
ダート間が逆バイアスされ、増幅ダート９がターンオフ
する。
Ｄｌａ２の半導体層１２→ＳＲ８→デンデイングワイヤ
２７→ダートリードＧｔへと順に逆ダート電流ＩｇＲが
流れる。このときのＳＲ８の順方向電圧降下Ｖ２とボン
ディングワイヤ２７のインピーダンスによる電位降下と
の和Ｅ１は増幅ゲート９のカソードを０％位とすると となる。この電圧によってＪ曽幅ダート９のカソード、
ダート間が逆バイアスされ、増幅ダート９がターンオフ
する。
続いて、主ＧＴＯＪ Ｏのカソード、ダート間に、Ｅ２
”Ｅｏｆｆ Ｅｌ −Ｅ３ 〔但し、Ｒ３１”ｌ：外部回路の配線による電圧降下で
あり、ＥＯｆｆはターンオフ信号電圧（第２図参照）〕
の逆バイアス電圧が印加されるため、主ＧＴＯ１０もタ
ーンオフする。
”Ｅｏｆｆ Ｅｌ −Ｅ３ 〔但し、Ｒ３１”ｌ：外部回路の配線による電圧降下で
あり、ＥＯｆｆはターンオフ信号電圧（第２図参照）〕
の逆バイアス電圧が印加されるため、主ＧＴＯ１０もタ
ーンオフする。
すなわち、増幅ダート付ＧＴＯに一旦は外部からのター
ンオフ信号によりターンオンする。しかし、カソード端
子Ｋ 、 ｆ −ト端子Ｇ間の逆・々イアスを取り去る
と、逆方向のゲート電流ＩｇＲが第３図のｔ４ｔｓ期間
に示すように減少し、ボンディングワイヤ２７のインダ
クタンス成分りの影響によって、増幅ゲート９０カソー
ドとダートとの間に なる順パイアスカ向の電圧が発生する。これによシ増幅
ダート９が再びターンオンし、さらに主ＧＴＯｌθか誤
点弧する。
ンオフ信号によりターンオンする。しかし、カソード端
子Ｋ 、 ｆ −ト端子Ｇ間の逆・々イアスを取り去る
と、逆方向のゲート電流ＩｇＲが第３図のｔ４ｔｓ期間
に示すように減少し、ボンディングワイヤ２７のインダ
クタンス成分りの影響によって、増幅ゲート９０カソー
ドとダートとの間に なる順パイアスカ向の電圧が発生する。これによシ増幅
ダート９が再びターンオンし、さらに主ＧＴＯｌθか誤
点弧する。
Ｉ
ここで、上記−竺の社は、逆ダート電流ｔ
■ｇＲが増加する程すなわち、遮断電流が犬きくなる程
増大する。従って、従来の装置では、大きな通断電ＭＬ
の増幅ｆ−ト刊ＧＴＯを構成することができなかった。
増大する。従って、従来の装置では、大きな通断電ＭＬ
の増幅ｆ−ト刊ＧＴＯを構成することができなかった。
尚、上述の例では、ＳＲ８のカソード側の第６の電極２
６と第５の電極２５との接続ｆ：ビンディングワイヤ２
７によシ行う場合を示したが、ボンディングワイヤ２７
０代わシにアルミニウム蒸着膜の配線層が用いられる場
合もある。この場合も細い配ａパターンが引き回される
ため、上述の例と同様にそのインダクタンス“成分が問
題となる。
６と第５の電極２５との接続ｆ：ビンディングワイヤ２
７によシ行う場合を示したが、ボンディングワイヤ２７
０代わシにアルミニウム蒸着膜の配線層が用いられる場
合もある。この場合も細い配ａパターンが引き回される
ため、上述の例と同様にそのインダクタンス“成分が問
題となる。
本発明は上記のような点に鑑みなされたもので、ターン
オフ後の誤点弧の恐れがなく、遮断電流を充分に大きく
することのできる、ＳＲを内蔵した増幅ダート付ＧＴＯ
型の半導体装置を提供しようとするものである。
オフ後の誤点弧の恐れがなく、遮断電流を充分に大きく
することのできる、ＳＲを内蔵した増幅ダート付ＧＴＯ
型の半導体装置を提供しようとするものである。
すなわち本発明による半導体装置では、半導体ウニ・・
に従来と同様、所定の第１．第２．第３の半導体層およ
びＲ４，第５．第６の領域を形成し、さらに所定の部位
に第１乃至第６の電極を形成し、これらの電極のうち増
幅＋−トのｆ−計電極となる第５の電極とＳＲの一方電
極となる第６の電極とを例えばビンディングワイヤ或い
は金属蒸着膜の配線層によシ亀気的接続する。そして従
来とは異なＪ ＳＲ上の第６の電極上に十分な電流容量
を有する部材よシなシ外部からダート信号の供給される
ｆ−）リードを例えばビンディング或いは圧接等によっ
て接続するようにしたものである。
に従来と同様、所定の第１．第２．第３の半導体層およ
びＲ４，第５．第６の領域を形成し、さらに所定の部位
に第１乃至第６の電極を形成し、これらの電極のうち増
幅＋−トのｆ−計電極となる第５の電極とＳＲの一方電
極となる第６の電極とを例えばビンディングワイヤ或い
は金属蒸着膜の配線層によシ亀気的接続する。そして従
来とは異なＪ ＳＲ上の第６の電極上に十分な電流容量
を有する部材よシなシ外部からダート信号の供給される
ｆ−）リードを例えばビンディング或いは圧接等によっ
て接続するようにしたものである。
これにより、増幅ダートのカソード、ｒ−ト間に従来の
ビンディングワイヤ等によるインダクタンス成分が介在
しなくなシ、ターンオフ時の装置の誤点弧を防止できる
。
ビンディングワイヤ等によるインダクタンス成分が介在
しなくなシ、ターンオフ時の装置の誤点弧を防止できる
。
以下図面を参照して本発明の一実施例につき説明する。
第４図はその断面構造を示す図で、第５図に第４図の装
置の等何回路を示す。尚、図において従来と同一構成部
分には同一符号を付し、その説明を省略する。
置の等何回路を示す。尚、図において従来と同一構成部
分には同一符号を付し、その説明を省略する。
まず半導体ウニ・・に従来と同様の工程を施してウェー
・の中心部に増幅ゲート９、その外側に順にＳＲ８およ
び主ＧＴＯ１０を構成する半導体各部を形成する。この
後、アルミニウム′の蒸着とその・ぞターニングによっ
て、半導体６エ・・の裏面の第３の半導体層１３上に第
１の電極２１を、主ＧＴＯ１０の第２の半導体層１２上
に第２の電極２２を、主ＧＴＯ１０の第４の領域１４上
に第゛３の電極２３を、増幅ゲート９の第５の領域１５
からＳＲＢ側の第２の半導体層１２上に渡って第２の電
極２２と連続した第４の電極２４を、増幅ｆ −ト９の
第２の半導体層１２上に第５の電極２５を、ＳＲＥｌの
第６の領域１６上に第６の電極２６ｔ−それぞれ形成す
る。
・の中心部に増幅ゲート９、その外側に順にＳＲ８およ
び主ＧＴＯ１０を構成する半導体各部を形成する。この
後、アルミニウム′の蒸着とその・ぞターニングによっ
て、半導体６エ・・の裏面の第３の半導体層１３上に第
１の電極２１を、主ＧＴＯ１０の第２の半導体層１２上
に第２の電極２２を、主ＧＴＯ１０の第４の領域１４上
に第゛３の電極２３を、増幅ゲート９の第５の領域１５
からＳＲＢ側の第２の半導体層１２上に渡って第２の電
極２２と連続した第４の電極２４を、増幅ｆ −ト９の
第２の半導体層１２上に第５の電極２５を、ＳＲＥｌの
第６の領域１６上に第６の電極２６ｔ−それぞれ形成す
る。
そして、上記第４の電極２４と接続した第２の電極２２
から主ＧＴＯ１０のカソード端子に’（＋−引き出し、
ウニ・・裏面の第１の電極２１から装置の共通アノード
端子Ａを引き出す。また、ＳＲ８のカソード電極となる
第６の電極２６とＲ５の電＆２５とをボンディングワイ
ヤ２７で電気的接続す・る。
から主ＧＴＯ１０のカソード端子に’（＋−引き出し、
ウニ・・裏面の第１の電極２１から装置の共通アノード
端子Ａを引き出す。また、ＳＲ８のカソード電極となる
第６の電極２６とＲ５の電＆２５とをボンディングワイ
ヤ２７で電気的接続す・る。
さらに、上記ＳＲＢ上の第６の電極２６上に蓋状をなし
たｆ−）リード部材Ｇｔ’を圧接し、このダートリード
部材Ｇｔ’から外部ダート信号の供給されるデート端子
Ｇを引き出す。
たｆ−）リード部材Ｇｔ’を圧接し、このダートリード
部材Ｇｔ’から外部ダート信号の供給されるデート端子
Ｇを引き出す。
このような装置の回路構成は第５図に示すように、主Ｇ
ＴＯ１０のｒ−トと増幅ゲート９のカソードとＳＲ８の
アノードとが第２の電極２２およびこれに連らなった第
４の電極２４によシ接続きれ、主ＧＴＯ１０のアノード
と増幅ダート９のアノードとは第１の電極２１によシ共
通となってお９、ＳＢＲのカソードからｒ−ト端子Ｇが
引き出され、ダート端子Ｇ （ＳＲｇのカッ〜ド）と増
幅ダート９のゲートとの間がデンディングワイヤ２７に
より接続されたものとなる。
ＴＯ１０のｒ−トと増幅ゲート９のカソードとＳＲ８の
アノードとが第２の電極２２およびこれに連らなった第
４の電極２４によシ接続きれ、主ＧＴＯ１０のアノード
と増幅ダート９のアノードとは第１の電極２１によシ共
通となってお９、ＳＢＲのカソードからｒ−ト端子Ｇが
引き出され、ダート端子Ｇ （ＳＲｇのカッ〜ド）と増
幅ダート９のゲートとの間がデンディングワイヤ２７に
より接続されたものとなる。
ここで、外部からのターンオン信号はゲートリード部材
ａｔ’を介し、デンディングワイヤ２２を経て増＠ダー
ト９のダートに与えられ、ここで増幅されて主ＧＴＯ１
０のダート信号として第２の電極２２に供給され、主Ｇ
ＴＯ１０をターンオンさせる。
ａｔ’を介し、デンディングワイヤ２２を経て増＠ダー
ト９のダートに与えられ、ここで増幅されて主ＧＴＯ１
０のダート信号として第２の電極２２に供給され、主Ｇ
ＴＯ１０をターンオンさせる。
また、ｒ−ト端子Ｇにターンオン信号とは逆回きのター
ンオフ信号が入力された場合には増幅ダート９のターン
オフ電流（逆ケ５−・ト電流）がボンディングワイヤ２
７を介してダート端子Ｇ 、ｄ−ら引き抜かれると共に
、主ＧＴＯ１０のターンオフ電流が５ｆｔＢを介してダ
ート端子Ｇから引き抜かれ、これら増幅ダート９および
主ＧＴＯ１０はターンオフされる。
ンオフ信号が入力された場合には増幅ダート９のターン
オフ電流（逆ケ５−・ト電流）がボンディングワイヤ２
７を介してダート端子Ｇ 、ｄ−ら引き抜かれると共に
、主ＧＴＯ１０のターンオフ電流が５ｆｔＢを介してダ
ート端子Ｇから引き抜かれ、これら増幅ダート９および
主ＧＴＯ１０はターンオフされる。
ところで、第２図に示す従来の装置ではダート端子Ｇと
増幅ゲート９との間にボンディングワイヤ２７が介在し
ていたために、例えば１００Ａオーダーの大電流の主回
路１０のターンオフ電流がデンディングワイヤ２７を介
して流れ、る起電力が、増幅ダート９のダートに印加さ
れた。
増幅ゲート９との間にボンディングワイヤ２７が介在し
ていたために、例えば１００Ａオーダーの大電流の主回
路１０のターンオフ電流がデンディングワイヤ２７を介
して流れ、る起電力が、増幅ダート９のダートに印加さ
れた。
しかしながら、本実施例の装置にでは、？ンディングワ
イヤ２７に主回路１０のターンオフ電流が流れないため
、インダクタンス成分りによ多発生する逆起電力は問題
にならない程小さく、増幅ダート９の誤点弧の恐れがな
い。
イヤ２７に主回路１０のターンオフ電流が流れないため
、インダクタンス成分りによ多発生する逆起電力は問題
にならない程小さく、増幅ダート９の誤点弧の恐れがな
い。
マタ、ターンオン電流はデンディングワイヤ２７を介し
て増幅ｒ −ト９に流入するが、これは例えば数Ａ程度
であるため、第６の電極２６と第５の電極２５との間に
通常のアルミニウム線よシなるビンディングワイヤを１
〜２本接続すれば第６の電極２６と第５の電極２５との
間の接続手段の電流容量として十分である。そしてこの
ようにビンディングワイヤ２７に流れる電流が従来のも
のよシ極めて小さいため、デンディングワイヤ２７およ
びその接続部の信頼性も改善される。
て増幅ｒ −ト９に流入するが、これは例えば数Ａ程度
であるため、第６の電極２６と第５の電極２５との間に
通常のアルミニウム線よシなるビンディングワイヤを１
〜２本接続すれば第６の電極２６と第５の電極２５との
間の接続手段の電流容量として十分である。そしてこの
ようにビンディングワイヤ２７に流れる電流が従来のも
のよシ極めて小さいため、デンディングワイヤ２７およ
びその接続部の信頼性も改善される。
尚、第６図の（、）および（ｂ）にダートリード部材Ｇ
ｔ’の形状例を示す。ここに示すものでは、ｒ−トリー
ド部材Ｇｔ′の底部３０が第６の電極１６に圧接或いは
ボンディングによシミ気的に接続される。
ｔ’の形状例を示す。ここに示すものでは、ｒ−トリー
ド部材Ｇｔ′の底部３０が第６の電極１６に圧接或いは
ボンディングによシミ気的に接続される。
勿論、ダートリード薄利Ｇｔ’の形状は第６図に示すよ
うなものに限らず、十分に電流容量の大きい金属線をダ
ートリード部材ａｔ’として庵よい。
うなものに限らず、十分に電流容量の大きい金属線をダ
ートリード部材ａｔ’として庵よい。
また、ウェー・の各半導体層および半導体領域の導電形
を上記実施例と全く逆にして形成してもよく、これら各
半導体部分を必ずしもクエ・・に対し同心円的な配置で
形成しなくともよい。
を上記実施例と全く逆にして形成してもよく、これら各
半導体部分を必ずしもクエ・・に対し同心円的な配置で
形成しなくともよい。
以上のように本発明によれば、ターンオフ信号を与えた
後の誤点弧の恐れがなく、遮断−流を十分に大きくする
ことのできる。 ＳＲを内蔵した増幅デート付ＧＴＯ型
の半導体装置を提供することができる。
後の誤点弧の恐れがなく、遮断−流を十分に大きくする
ことのできる。 ＳＲを内蔵した増幅デート付ＧＴＯ型
の半導体装置を提供することができる。
第１図は従来の半導体装置を示す断面図、第２図は第１
図に示す装置の等価回路図、第３図はダート電流Ｉｇの
波形を示す図、第４図は本発明の一実施例に係る半導体
装置の断面図、第５図は第４図に示す装置の等価回路図
、第６図は本発明による半導体装置におけるｒ−）ＩＪ
−ド部材の形状例を示す斜視図である。 ８・・・５Ｒ１９・・増幅ダート、１０・・・主ＧＴ０
。 １１・・第１の半導体層、１２・・・第２の半導体装置
１３・・・第３の半導体層、１４・・・第４の領域、１
５・・・第５の領域、ノロ・・・第６の領域、２１・・
・第１の電極、２２・・・第２の電極、２３・・・紀３
の電極、２４・・・第４の電極、２５・・・第５の電極
、２６・・・第６の電極、２７・・・ボンディングワイ
ヤ、ａｔ’・・・ダートリード部材。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第 ３ 問 １０ト ０「 第５図 第６図 （ａ） （ｂ）
図に示す装置の等価回路図、第３図はダート電流Ｉｇの
波形を示す図、第４図は本発明の一実施例に係る半導体
装置の断面図、第５図は第４図に示す装置の等価回路図
、第６図は本発明による半導体装置におけるｒ−）ＩＪ
−ド部材の形状例を示す斜視図である。 ８・・・５Ｒ１９・・増幅ダート、１０・・・主ＧＴ０
。 １１・・第１の半導体層、１２・・・第２の半導体装置
１３・・・第３の半導体層、１４・・・第４の領域、１
５・・・第５の領域、ノロ・・・第６の領域、２１・・
・第１の電極、２２・・・第２の電極、２３・・・紀３
の電極、２４・・・第４の電極、２５・・・第５の電極
、２６・・・第６の電極、２７・・・ボンディングワイ
ヤ、ａｔ’・・・ダートリード部材。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第 ３ 問 １０ト ０「 第５図 第６図 （ａ） （ｂ）
Claims (5)
- （１） 高比抵抗で第１導電型の第１の半導体層と、こ
の第１の半導体層の一方の側に設けられた比較的低比抵
抗で第２導電型の第２の半導体層と、上記第１の半導体
層の他方の側に設けられた比較的低比抵抗で主ＧＴＯお
よび補助ＧＴＯの一方のエミッタ領域となる第２導電型
の第３の半導体層と、上記第２の半導体層の表面領域の
一部に形成され主ＧＴＯの他方のエミッタ領域となる低
比抵抗で第１導電型の第４の領域と、この第４の領域か
ら離間した第２の半導体層の表面領域の一部に形成され
補助ＧＴＯの他方のエミッタ領域となる低比抵抗の第５
の領域と、この第５の領域と第４の領域との間の上記第
２の半導体層の表面領域に、独立して形成されダイオー
ドの一方領域となる低比抵抗で第１導電型の第６領域と
、上記第３の半導体層表面に形成された主ＧＴＯおよび
補助ＧＴＯの共通一方電極となる第１の電極と、上記第
４の領域に隣接した第２の半導体層の露出部上に形成さ
れ主ＧＴＯのダート電極となる第２の電極と、上記第４
の領域上に形成され主ＧＴＯの他方電極となる第３の電
極と、上記第５の領域上とこの第５の領域に対し第６の
領域側の第２の半導体層の露出面とに渡って形成され上
記第２の電極に接続した補助ＧＴＯの他方電極となる第
４の電極と、上記第５の領域に対し第６の領域側でない
第２の半導体層の露出面上に形成された補助ＧＴＯのｃ
−ト電極となる第５の電極と、上記第６の領域上に形成
されたダイオードの一方電極となる第６の電極と、上記
第５の電極および第６の電極を接続する接続手段と、上
記第６の電極に接続されたダートリードとを具備し、上
記第５の電極および第６の電極を接続する接続手段よシ
も上記ダートリードの方が低抵抗でインダクタンス成分
が小さいものであることを特徴とする半導体装置０ - （２） 上記ｒ −トｖ−ドが上記第６の電極に圧接さ
れていることを特徴とする特許請求の範囲第１項記載の
半導体装置。 - （３） 上記ダートリードが上記第６の電極にボンディ
ング接続されていることを特徴とする特許請求の範囲第
１項記載の半導体装置。 - （４） 上記第５の電極および第６の電極を接続する接
続手段がボンディングワイヤであることを特徴とする特
許請求の範囲第１項乃至第３項討煮いずれか記載の半導
体装置。 - （５） 上記第５の電極および第６の電極を接続する接
続手段が金属配線層であることを特徴とする特許請求の
範囲８１項乃至第３項いずれか記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174812A JPS6066468A (ja) | 1983-09-21 | 1983-09-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174812A JPS6066468A (ja) | 1983-09-21 | 1983-09-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066468A true JPS6066468A (ja) | 1985-04-16 |
Family
ID=15985094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58174812A Pending JPS6066468A (ja) | 1983-09-21 | 1983-09-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066468A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413314A (en) * | 1977-07-01 | 1979-01-31 | Hitachi Ltd | Production of magnetic head |
| JPS5619420U (ja) * | 1979-07-25 | 1981-02-20 | ||
| JPS5754369A (en) * | 1980-09-19 | 1982-03-31 | Nec Corp | Thyristor for high speed switching |
-
1983
- 1983-09-21 JP JP58174812A patent/JPS6066468A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413314A (en) * | 1977-07-01 | 1979-01-31 | Hitachi Ltd | Production of magnetic head |
| JPS5619420U (ja) * | 1979-07-25 | 1981-02-20 | ||
| JPS5754369A (en) * | 1980-09-19 | 1982-03-31 | Nec Corp | Thyristor for high speed switching |
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