JPS60664Y2 - 表示装置 - Google Patents

Description

【考案の詳細な説明】 本考案は表示原子へ表示用データを転送することにより
所定の表示処理を行なう表示装置に関するもので、特に
表示データを記憶するバッファメモリと表示データ作威
部と表示部とを有し、これらが共通の信号線（バス）て
接続された表示装置に関するものである。

従来、表示データを表示データバッファメモリから読み
出して表示する装置として第１図に示すような構成が知
られている。

同図では表示データを作成する中央演算処理装置ｃｐｕ
１、表示データを一時格納する表示データバッファメモ
リ４及び表示部５は一本のデータバス７で共通に接続さ
れ、バッファメモリ４はＣＰＵに接続されたバス６を介
してｃｐｕ １からアドレス指定される番地に表示デー
タをバス７を介して格納するものである。

格納された表示データを表示部５に転送する場合は、ｃ
ｐｕ １がバス７を使用していない状態（以下、アイド
ルタイムという）を検出して、バッファメモリ４の読み
出し信号となるアイドルタイミング信号８を発生するア
イドルタイム検出回路２が動作されて、アドレスカウン
タ３をカウントアツプすると同時に、そのアドレスて指
定された表示データバッファメモリ４の表示データを読
み出すようにしていた。

この結果、表示データバッファメモリ４より読み出され
た表示データはｃｐｕｌがバス７を使用していない期間
にデータバス７を通って表子素子５に転送されラッチさ
れる。

アドレスカウンタ３は、表示デークバッファメモリ４に
対してアドレスを供給するとともに、表示素子５に対し
て桁指定信号９を出力し表示素子５にラッチされている
表示データの表示されるべき桁を指定する。

〆このようにＣＰＵ ｌ
のアイドルタイムが検出されるたびに一桁づつの表示デ
ータが表示データバッファメモリ４より読み出され、順
次表示素子に表示されてゆく。

しかしながら、上記の表示回路を用いた場合、表示デー
タは、ＣＰＵ１のアイドルタイムが検出される期間毎に
表示部５へ転送されるため、その転送周期はＣＰＵ ｌ
が実行している命令の実行シーケンスの周期に依存され
ており、ＣＰＵ１が実行しているプログラムによって表
示タイミングが異なり、ちらつきや桁によって明度の差
が生じるという欠点を有していた。

本考案は上記欠点を改善するもので、ｃｐｕ １の実行
プログラムシーケンスに対する表示周期の依存度を低減
し、かつ表示のちらつきや表示明度の差を低減した表示
装置を提供することを目的とする。

本考案は、検出されたＣＰＵのアイドルタイムを複数個
計数し、この数が一定数以上になった時表示データを読
み出すような制御部を設けたことを特徴とする。

以下に本考案の一実施例を図面に基づいて説明する。

第２図は、本考案の一実施例を示す表示装置の機能ブロ
ック図である。

同図では、中央演算処理装置ＣＰＵＩＱ、表示データバ
ッファメモリ４０及び表示部５０はデータバス７０で共
通に接続され、表示テータバツファメモリ４０にはｃｐ
ｕ １０からアドレス６０を介して送られるアドレスデ
ータに基いて表示データが格納される。

又、アイドルタイム検出回路２０はＣＰＵ１Ｑに接続さ
れており、そのアイドルタイムを検出するたびにアイド
ルタイミング信号８０を出力する。

このアイドルタイミング信号８０はアイドルタイミング
カウンタ１１０に入力され、ここでアイドルタイム数が
計数され、その数が一定値になるごとに転送タイミング
信号１００を発生するように構成されている。

転送タイミング信号１００はアドレスカウンタ３０をカ
ウントアツプすると同時に表示データバッファメモリ４
０から表示データの読み出しをその期間可能にする。

この結果、表示データバッファメモリ４０から読み出さ
れた表示データはデータバス７０を通って、ＣＰＵ１０
がデータバス７０を使用していない期間て表示部５０に
転送されラッチされる。

一方、アドレスカウンタ３０は表示データバッファメモ
リ４０に対してアドレスを供給するとともに、表示部５
０に対して桁指定信号９０を出力し、表示部５０がラッ
チしている表示データの表示されるべき桁を指定する。

この場合、ＣＰＵ１０のアイドルタイムが複数回検出さ
れるたびに、−桁づつの表示データが表示データバッフ
ァメモリより読み出されて、順次表示部に表示されるも
のである。

従って、−桁の表示データの転送の周期はＣＰＵ１０が
実行する命令のもつアイドルタイムの周期をカウンタの
持つ定数だけ加えあわせたものとなり、各命令ごとにあ
るアイドルタイム周期の誤差が表示データの転送周期に
与える影響は著しく低減され、表示のちらつき及び桁に
よる明度の差を低減でき、はぼ等しい明るさでちらつき
のない表示ができるという効果を遠戚できる。

なお、実行するＣＰＵプログラムシーケンスによってア
イドルタイミングカウンタの設定値を変えてアイドルタ
イムの計数周期を変えることも効果的である。

【図面の簡単な説明】

第１図は従来の表示装置のブロック構成図で、第２図は
本考案の一実施例を示すブロック構成図である。 １．１０・・・・・・中央演算処理装置、２，２０・・
・・・・アイドルタイム検出回路、３，３０・・・・・
・アドレスカウンタ、４，４０・・・・・・表示データ
バッファメモリ、５，５０・・・・・・表示素子、６，
６０・・・・・・アドレスバス、７，７０・・・・・・
データバス、８，８０・・・・・・アイドルタイミング
信号、９，９０・・・・・・桁指定信号、１００・・・
・・・転送タイミング信号、１１０・・・・・・アイド
ルタイミングカウンタ。

Claims (1)

【実用新案登録請求の範囲】
1. 表示部と、表示データを格納するための記憶部と、前記
   表示データを作成し前記記憶部に格納させる中央処理装
   置と、前記表示部、記憶部及びΦ央処理装置間を接続す
   るデータ転送用のバスと、前記中央処理装置が前記バス
   を使用していない期間を検出し検出信号を出力する検出
   手段と、この検出手段から出力される検出信号の数を計
   数し、この数が所定の値になった時、前記記憶部から前
   記表示データを前記表示部へ読み出す読み出し制御部と
   を含むことを特徴とする表示制御装置。