JPS6066519A - 半導体論理回路 - Google Patents
半導体論理回路Info
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- JPS6066519A JPS6066519A JP17543783A JP17543783A JPS6066519A JP S6066519 A JPS6066519 A JP S6066519A JP 17543783 A JP17543783 A JP 17543783A JP 17543783 A JP17543783 A JP 17543783A JP S6066519 A JPS6066519 A JP S6066519A
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- JP
- Japan
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- transistor
- conventional circuit
- circuit
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000005669 field effect Effects 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 description 5
- 241000828585 Gari Species 0.000 description 1
- 241000286819 Malo Species 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はトランジスタ・トランジスタ・ロジ。
り（以下ＴＴＬ）の入力回路に関する。
従来ＴＴＬは各種電子機器に多数使用されている。第１
図は従来よシ用いられているＴＴＬ回路の例である。こ
の回路は使用素子数が少なく、高速動作が可能であシ、
動作時の）！１１音に対する余裕度が大きいと言う特徴
がある。回路の動作を簡単に説明する。
図は従来よシ用いられているＴＴＬ回路の例である。こ
の回路は使用素子数が少なく、高速動作が可能であシ、
動作時の）！１１音に対する余裕度が大きいと言う特徴
がある。回路の動作を簡単に説明する。
ＧＮＤは０■、Ｖｃａは５ｖの電圧が加えられる。
入力端子ＩＮにはＴＴＬの閾値電圧約１．５ Ｖよシ高
い電圧が加えられればＱ、 、 Ｑ、が０ＮＬＯＵＴに
はり。Ｗレベルが発生する。
い電圧が加えられればＱ、 、 Ｑ、が０ＮＬＯＵＴに
はり。Ｗレベルが発生する。
この時Ｑ、、Ｑ、はＱ４のベースを位が概略Ｑ３のベー
ス電位と等しいのでＯＩ” Ｉｉ’する。次にＩＮにＴ
ＴＬ信号のり。Ｗレベルすなわち約０．４Ｖが加えられ
るとＱ、のベース電位は概略ＩＮの電位と等しくなる９
でＱ、、Ｑ、はＯＦＦする。この結果Ｑ、のコレクタの
電位、すなわちＱ４ のベース電位はＶｃａと等しくな
るので０ＬＩＴにはＨｉｇｈ レペルが発生する。通常
Ｑ１はＩＮの逆相信号がコレクタに発生するので位相反
転トランジスタと呼ばれる。
ス電位と等しいのでＯＩ” Ｉｉ’する。次にＩＮにＴ
ＴＬ信号のり。Ｗレベルすなわち約０．４Ｖが加えられ
るとＱ、のベース電位は概略ＩＮの電位と等しくなる９
でＱ、、Ｑ、はＯＦＦする。この結果Ｑ、のコレクタの
電位、すなわちＱ４ のベース電位はＶｃａと等しくな
るので０ＬＩＴにはＨｉｇｈ レペルが発生する。通常
Ｑ１はＩＮの逆相信号がコレクタに発生するので位相反
転トランジスタと呼ばれる。
ところで第１図の従来回路でＲ８，几、は、とのＴＴＬ
回路の速度と消費電力を決定する重要な抵抗である。最
近の高速、低電力を目的とした’１”ＴＬ回路では’＋
−２０にΩ、１％、＝５にΩ。
回路の速度と消費電力を決定する重要な抵抗である。最
近の高速、低電力を目的とした’１”ＴＬ回路では’＋
−２０にΩ、１％、＝５にΩ。
Ｒ８＝５にΩ程度に選らばれる。今トランジスタのベー
ス・エミッタ間電圧（Ｖｆ）を０．８■として消費電流
を計算する。ＩＮがＬ （Ｉｙレベル０，４ｖを印加さ
れた時、Ｑ、、Ｑ、がＯＦ Ｆするので、消費電流は几
１を流れる電流のみになる。
ス・エミッタ間電圧（Ｖｆ）を０．８■として消費電流
を計算する。ＩＮがＬ （Ｉｙレベル０，４ｖを印加さ
れた時、Ｑ、、Ｑ、がＯＦ Ｆするので、消費電流は几
１を流れる電流のみになる。
Ｉ、ｃ＝ （Ｖｃｃ−Ｖ ｆ −０，４Ｖ ） ／２０
ＫΩ＝（５Ｖ−０，８Ｖ−０，４Ｖ）／２０にΩ＝０
．１９ｍＡ （１） ＩＮがＨｉｇｈレベル２．４Ｖを印加された時はＱｔ
ｌＱ３がＯＮするので Ｉ ｃｅ−（Ｖｃｃ−３Ｖ ｆ ） ／Ｒ，＋（ＶＣ，
Ｃ−Ｖ ｆ ）／Ｒｚ＝（５Ｖ−３Ｘ０．８Ｖ）／２０
１（Ｑ＋（５Ｖ−０，８Ｖ）１５にΩ ” ＝０．１３ｍＡ＋０．８４ｍＡ＝０．９７ｍＡ（２
）となる。ここで（１）式で示される１、は等測的にこ
のＴＴＬ回路の入力端子となシ、人力電汁によシＴＴＬ
回路のｆａｎ −ｉｎが決められるので可能な限り小さ
い事が望まれる。また（２）式はこのＴＴＬ回路の消費
電力を決定するので可能な限シ小さい事が望ましい。し
かしＲ，、Ｒ，を大きくする事はＱ、 、 Ｑ、の寄生
容量の為に速度遅れが生じる事になる。
ＫΩ＝（５Ｖ−０，８Ｖ−０，４Ｖ）／２０にΩ＝０
．１９ｍＡ （１） ＩＮがＨｉｇｈレベル２．４Ｖを印加された時はＱｔ
ｌＱ３がＯＮするので Ｉ ｃｅ−（Ｖｃｃ−３Ｖ ｆ ） ／Ｒ，＋（ＶＣ，
Ｃ−Ｖ ｆ ）／Ｒｚ＝（５Ｖ−３Ｘ０．８Ｖ）／２０
１（Ｑ＋（５Ｖ−０，８Ｖ）１５にΩ ” ＝０．１３ｍＡ＋０．８４ｍＡ＝０．９７ｍＡ（２
）となる。ここで（１）式で示される１、は等測的にこ
のＴＴＬ回路の入力端子となシ、人力電汁によシＴＴＬ
回路のｆａｎ −ｉｎが決められるので可能な限り小さ
い事が望まれる。また（２）式はこのＴＴＬ回路の消費
電力を決定するので可能な限シ小さい事が望ましい。し
かしＲ，、Ｒ，を大きくする事はＱ、 、 Ｑ、の寄生
容量の為に速度遅れが生じる事になる。
本発明の目的は、この様な従来回路の欠点を解消し高速
性を保ちかつ消費電力を小さくできる回路を提供するこ
とにある。
性を保ちかつ消費電力を小さくできる回路を提供するこ
とにある。
すなわち本発明では、ＰＮ接合のＮ側に人力信号が加え
られ、Ｐ側がインピーダンス素子を介して第１の電源に
接続されて成る入力回路において該インピーダンス素子
のインピーダンスが該インピーダンス素子の両端の電位
差で変化することを特徴とする。
られ、Ｐ側がインピーダンス素子を介して第１の電源に
接続されて成る入力回路において該インピーダンス素子
のインピーダンスが該インピーダンス素子の両端の電位
差で変化することを特徴とする。
かかる半導体論理回路ではこの様な従来回路の欠点を解
消する事ができる。
消する事ができる。
第２図は本発明の概念図である。第１図のＲＩ。
Ｒ３がインピーダンス素子２．．２．におきかえられて
いる。
いる。
第３図は本発明の具体的な実施例である。ＺＩ＋２、に
は電界効果トランジスタＴ、、Ｔ、が用いられる。この
回路動作について以下に説明する。
は電界効果トランジスタＴ、、Ｔ、が用いられる。この
回路動作について以下に説明する。
まずＴ、 、Ｔ、はＮ型半導体内に形成されたＰ領域を
電流通路とする電界効果トランジスタとする。
電流通路とする電界効果トランジスタとする。
ゲートＧとリースＳを＋５■としたときのドレインＤの
電位に対するＳ−Ｄ間抵抗は第５図の様になる。ここで
第３図においてスイッチング速度を従来回路と同じにす
るにはｌ’、、Ｔ、は次の様に選ばれなければならない
。
電位に対するＳ−Ｄ間抵抗は第５図の様になる。ここで
第３図においてスイッチング速度を従来回路と同じにす
るにはｌ’、、Ｔ、は次の様に選ばれなければならない
。
まずＴ、はＱ、、Ｑ、がＯＮを開始する時点でＴ１を介
してＱ、のベース電流を大量に供給する様にしなければ
ならない。
してＱ、のベース電流を大量に供給する様にしなければ
ならない。
よってＴ、はＤが３■ｆ−２，４■のバイアス点で第１
図のＲ，と同じ２０にΩに設定すれば良い。
図のＲ，と同じ２０にΩに設定すれば良い。
Ｔ！ＵＯＩＪＴｃＤ電位がＴＴＬＣＤＭ値ｔ！圧１．５
ＶＫなる様なＱ４のベースで第２図のＲ，と同じ５にΩ
に設定すれば良い。すなわちＤ ＝ ３．Ｉ Ｖで５に
Ωとすれば良い。すると（１）、 （２）式と同じ消費
電流の計算を第５図のＴ３．Ｔ２の導通抵抗ノバイアス
依存を考慮して計算すると次の様になる。
ＶＫなる様なＱ４のベースで第２図のＲ，と同じ５にΩ
に設定すれば良い。すなわちＤ ＝ ３．Ｉ Ｖで５に
Ωとすれば良い。すると（１）、 （２）式と同じ消費
電流の計算を第５図のＴ３．Ｔ２の導通抵抗ノバイアス
依存を考慮して計算すると次の様になる。
Ｉ Ｎ ＝ ０．４ Ｖの時：
Ｉｃｅ＝（５Ｖ−ｏ、ｓＶ、−ｏ、４Ｖ）／２０にΩＸ
α −（５Ｖ−ｏ、５ｖ−０，４Ｖ）／ ２０［ぐΩＸ （５／ ３ ） ＝０．１ １ｍＡ（３
まただしαは第５図よυＤが２，４■から１，２■にな
った場合の抵抗の増加数である。
α −（５Ｖ−ｏ、５ｖ−０，４Ｖ）／ ２０［ぐΩＸ （５／ ３ ） ＝０．１ １ｍＡ（３
まただしαは第５図よυＤが２，４■から１，２■にな
った場合の抵抗の増加数である。
ＩＮ＝２．４Ｖの時：
ＩＣＣ−（ＶＣＣ−３Ｖｆ）、／２０にΩ×β＋ （Ｖ
ｃｃ−Ｖ ｆ ） ／ｓ ＫΩ×α＝（５Ｖ−０，８Ｖ
Ｘ３）／２０にΩ×１＋（５Ｖ−ｏ、ｓＶ）／ｓＫΩ× Ｘ（６，５／２） ＝０．１３ｍＡ＋０．２６ｍＡ＝０．３９ｍＡ（・１） とれよシ本発明によるｍ費電流は Ｉｎがり。Ｗの場合（１）式と（３）式からｏ、】、ｔ
ｍＡｌｏ、 １９ ｍＡ＝ ０．５８となシ、Ｉ Ｎカ
Ｈｉｇｈノ場合は（２）式と（３）式から０．３９ｍＡ
７０．９７ｍＡ＝０．４となる。すなわち消費電力をほ
ぼ半減させ、同一の速度を保つ事ができる。
ｃｃ−Ｖ ｆ ） ／ｓ ＫΩ×α＝（５Ｖ−０，８Ｖ
Ｘ３）／２０にΩ×１＋（５Ｖ−ｏ、ｓＶ）／ｓＫΩ× Ｘ（６，５／２） ＝０．１３ｍＡ＋０．２６ｍＡ＝０．３９ｍＡ（・１） とれよシ本発明によるｍ費電流は Ｉｎがり。Ｗの場合（１）式と（３）式からｏ、】、ｔ
ｍＡｌｏ、 １９ ｍＡ＝ ０．５８となシ、Ｉ Ｎカ
Ｈｉｇｈノ場合は（２）式と（３）式から０．３９ｍＡ
７０．９７ｍＡ＝０．４となる。すなわち消費電力をほ
ぼ半減させ、同一の速度を保つ事ができる。
第４図は本発明の別の実施例である。とれではＴ、、Ｔ
、はゲート電圧をコントロールして速度を向上させ消費
電力の消滅を計ったものである。
、はゲート電圧をコントロールして速度を向上させ消費
電力の消滅を計ったものである。
ＩＮがり。Ｗのり合Ｔ１．Ｔ、のゲート電位は先述の計
算からそれぞれＧ（Ｔ、）＝５Ｖ、Ｇ（Ｔ！ ）＝ １
．２ Ｖになり、ＩＮがＨｉｇｈの場合は同様にしてＧ
（Ｔ１）＝ｏ、ｓＶ、Ｇ（Ｔ、）＝２．４Ｖ、！ニア’
、Ｃる。この結果ＩＮがＬ ６ｙの場合はＴ１の導通抵
抗はますます大きく、Ｔ２の導通抵抗はますます小さく
できる。ＩＮがＨｉｇｈの場合も同様Ｔ１の導通抵抗を
小さく、Ｔ２の導通抵抗を大きくする事ができるので非
常に高速動作が可能となる。
算からそれぞれＧ（Ｔ、）＝５Ｖ、Ｇ（Ｔ！ ）＝ １
．２ Ｖになり、ＩＮがＨｉｇｈの場合は同様にしてＧ
（Ｔ１）＝ｏ、ｓＶ、Ｇ（Ｔ、）＝２．４Ｖ、！ニア’
、Ｃる。この結果ＩＮがＬ ６ｙの場合はＴ１の導通抵
抗はますます大きく、Ｔ２の導通抵抗はますます小さく
できる。ＩＮがＨｉｇｈの場合も同様Ｔ１の導通抵抗を
小さく、Ｔ２の導通抵抗を大きくする事ができるので非
常に高速動作が可能となる。
以上本発明によれば両端の電位差に応じてインピーダン
スが変化するインピーダンス素子をＴＴＬ回路に導入す
る事で、高速化低消費電力化が計れる事が判った。
スが変化するインピーダンス素子をＴＴＬ回路に導入す
る事で、高速化低消費電力化が計れる事が判った。
第１図はＴＴＩ、回路の従来例を示す図である。
第２図は本発明の概念を示す図である。
第３図は本発明の具体的な実施例を示す図である。
第４図は本発明の他の実施例を示す財である。
第５図は電界効果トランジスタの特性を示す図であるＯ
Ｒ１−Ｒ４・・・・・・抵抗、Ｑｌ〜Ｑ４・・・・・・
トランジスタ。 ＃ ｌ 図 １７戸ｌ 牟２ 凹 第 ３ 間 第４ 凹
トランジスタ。 ＃ ｌ 図 １７戸ｌ 牟２ 凹 第 ３ 間 第４ 凹
Claims (3)
- （１）ＰＮ接合の一端に人力信号が加えられ、該ＰＮ接
合の他端がインピーダンス素子を介して第１の電源に接
続されて成る入力回路において、該インピーダンス素子
のインピーダンスが該インピーダンス素子の両端の電位
差で変化するものであることを特徴とする半導体論理回
路。 - （２）該インピーダンス素子が電界効果トランジスタで
ある事を特徴とする特許請求の範囲第（１）項に記載の
半導体論理回路。 - （３）該電界効果トランジスタのゲート電位が人力信号
に応じて変化することを特徴とする特許請求の範囲第（
２）項に記載の半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17543783A JPS6066519A (ja) | 1983-09-22 | 1983-09-22 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17543783A JPS6066519A (ja) | 1983-09-22 | 1983-09-22 | 半導体論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066519A true JPS6066519A (ja) | 1985-04-16 |
Family
ID=15996074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17543783A Pending JPS6066519A (ja) | 1983-09-22 | 1983-09-22 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066519A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6439821A (en) * | 1987-08-05 | 1989-02-10 | Toshiba Corp | Logic circuit |
-
1983
- 1983-09-22 JP JP17543783A patent/JPS6066519A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6439821A (en) * | 1987-08-05 | 1989-02-10 | Toshiba Corp | Logic circuit |
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