JPS6068448A - 複数計算機システムの共通メモリ制御方式 - Google Patents
複数計算機システムの共通メモリ制御方式Info
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- JPS6068448A JPS6068448A JP58174587A JP17458783A JPS6068448A JP S6068448 A JPS6068448 A JP S6068448A JP 58174587 A JP58174587 A JP 58174587A JP 17458783 A JP17458783 A JP 17458783A JP S6068448 A JPS6068448 A JP S6068448A
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- Japan
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- signal
- memory
- bus
- data
- common memory
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
複数台の計算機を含むシステムバスに接続された計算機
内に備えられ、該計算機から内部バスを介してアクセス
されるほか、他の計算機からも前記システムバスを介し
てアクセス可能なようにデュアルポートメモリとして構
成された共通メモリ内に格納されたシステム内で共用さ
れるデータへのアクセス制御方式に関する。
内に備えられ、該計算機から内部バスを介してアクセス
されるほか、他の計算機からも前記システムバスを介し
てアクセス可能なようにデュアルポートメモリとして構
成された共通メモリ内に格納されたシステム内で共用さ
れるデータへのアクセス制御方式に関する。
この種のデュアルポートメモリからなる共有メモリを有
する情報処理システムの従来の構成を第１図に示す。第
１図において、■、１７は中央処理装置（ＣＰＵ）、２
，３は内部バス、４は内部バスメモリアクセス信号、５
はデュアルポートメモリからなる共通メモリ、６はメモ
リアクセス信号、７は共通メモリアクセス回路、８はメ
モリドライブ信号、９はシステムバス、１１．１２はレ
ジスタ、１６は通常のメモリ、１８．１９は入出力回路
を示している。このような情報処理システムに用いられ
るマスタデバイス（計算機）としては、１０にて示すよ
うに共通メモリ５を用いているものや、２０にて示すよ
うに通常のメモリ１６を用いているものがあり、マスタ
デバイス３０．４０もマスクデバイス１０や２０のよう
に構成される。
する情報処理システムの従来の構成を第１図に示す。第
１図において、■、１７は中央処理装置（ＣＰＵ）、２
，３は内部バス、４は内部バスメモリアクセス信号、５
はデュアルポートメモリからなる共通メモリ、６はメモ
リアクセス信号、７は共通メモリアクセス回路、８はメ
モリドライブ信号、９はシステムバス、１１．１２はレ
ジスタ、１６は通常のメモリ、１８．１９は入出力回路
を示している。このような情報処理システムに用いられ
るマスタデバイス（計算機）としては、１０にて示すよ
うに共通メモリ５を用いているものや、２０にて示すよ
うに通常のメモリ１６を用いているものがあり、マスタ
デバイス３０．４０もマスクデバイス１０や２０のよう
に構成される。
このような情報処理／ステムにおいては、マスタデバイ
ス１０内の共有メモリ５を内部バス３とシステムバス９
から競合してアクセスされることがあるので、先行アク
セス優先方式がとられている。すなわち、第２図（５）
のタイムチャートに示すように内部バスメモリアクセス
信号４によって共通メモリ５がアクセスされてメモリア
クセス信号６が出力されている期間Ｔ１に例えばマスタ
デバイス２０により入出力回路１８．１９を介してシス
テムバス９側からメモリド２イプ信号８が出されて共通
メモリ５をアクセスしようとしても内部バス３からのア
クセスが終了するまでの期間Ｔ２はシステムバス９から
のアクセスは待たされる。逆にシステムバス９からメモ
リドライブ信号８によって共通メモリ５がアクセスされ
てメモリアクセス信号６が出力されている期間Ｔ３に内
部バス９からアクセス信号４によってアクセスをしよう
としてもシステムバス９からのアクセスが終了するまで
の期間Ｔ３は内部バス３からのアクセスは待たされる。
ス１０内の共有メモリ５を内部バス３とシステムバス９
から競合してアクセスされることがあるので、先行アク
セス優先方式がとられている。すなわち、第２図（５）
のタイムチャートに示すように内部バスメモリアクセス
信号４によって共通メモリ５がアクセスされてメモリア
クセス信号６が出力されている期間Ｔ１に例えばマスタ
デバイス２０により入出力回路１８．１９を介してシス
テムバス９側からメモリド２イプ信号８が出されて共通
メモリ５をアクセスしようとしても内部バス３からのア
クセスが終了するまでの期間Ｔ２はシステムバス９から
のアクセスは待たされる。逆にシステムバス９からメモ
リドライブ信号８によって共通メモリ５がアクセスされ
てメモリアクセス信号６が出力されている期間Ｔ３に内
部バス９からアクセス信号４によってアクセスをしよう
としてもシステムバス９からのアクセスが終了するまで
の期間Ｔ３は内部バス３からのアクセスは待たされる。
このような先行アクセス優先方式は、内部バス３とシス
テムバス９のうちの一方のバスからのアクセスが終了す
ると他のバスからのアクセスが可能になるために、第２
図（Ｂｌに示すようにシステムバス９からのメモリドラ
イブ信号８によって共通メモリ５をアクセスしている期
間ＡおよびＣは内部バス３からの内部バスメモリアクセ
ス信号４によってアクセスできないが、期間Ｂでは共通
メモリ５を内部バスメモリアクセス信号４によってアク
セスすることが可能である。
テムバス９のうちの一方のバスからのアクセスが終了す
ると他のバスからのアクセスが可能になるために、第２
図（Ｂｌに示すようにシステムバス９からのメモリドラ
イブ信号８によって共通メモリ５をアクセスしている期
間ＡおよびＣは内部バス３からの内部バスメモリアクセ
ス信号４によってアクセスできないが、期間Ｂでは共通
メモリ５を内部バスメモリアクセス信号４によってアク
セスすることが可能である。
ところで、共通メモリ５の中にはシステム内で共用され
るデータがあって、そのデータ夫々が相互に相関関係を
有するいくつかのデータ（以下資源という）がある場合
、前述のような先行アクセス優先方式だけであると、そ
のうちのデーターの一つがどこかのマスタデバイスに期
間４において読みとられて処理をされ、期間Ｃに再び戻
ってくるといった場合、外で該データを処理している間
に中央処理装置１が期間Ｂにおいて当該データ以外の関
連データを読み出して処理するとその相関関係が狂って
しまうことがある。
るデータがあって、そのデータ夫々が相互に相関関係を
有するいくつかのデータ（以下資源という）がある場合
、前述のような先行アクセス優先方式だけであると、そ
のうちのデーターの一つがどこかのマスタデバイスに期
間４において読みとられて処理をされ、期間Ｃに再び戻
ってくるといった場合、外で該データを処理している間
に中央処理装置１が期間Ｂにおいて当該データ以外の関
連データを読み出して処理するとその相関関係が狂って
しまうことがある。
従来この種の相関関係を有するデータを多くのマスクデ
バイスからアクセスして資源管理を行うときは通常のメ
モリをシステムバス９に直結し、そのメモリを必要に応
じてマスクデバイスがアクセスする形をとるのが普通で
ある。この場合はシステムバス上にバスビジィ信号を出
し一つのマスクデバイスがシステムバスを使用中である
ことを他のマスクデバイスに知らせ他のマスタデバイス
からの使用を禁止することによってメモリは必ず一つの
マスクデバイスによってのみアクセスされるから問題な
い。
バイスからアクセスして資源管理を行うときは通常のメ
モリをシステムバス９に直結し、そのメモリを必要に応
じてマスクデバイスがアクセスする形をとるのが普通で
ある。この場合はシステムバス上にバスビジィ信号を出
し一つのマスクデバイスがシステムバスを使用中である
ことを他のマスクデバイスに知らせ他のマスタデバイス
からの使用を禁止することによってメモリは必ず一つの
マスクデバイスによってのみアクセスされるから問題な
い。
しかし、第１図の共通メモリ５のような内部バス３とシ
ステムバス９の両方からのアクセスが可能な構成である
と、１つのマスタデバイスがシステムバス９を使用中で
バスビジィ信号を出力シテいたとしても内部バス３から
のアクセスが可能であるため前述のように相関関係のあ
るデータに対して複数の使用が行なわれて相関関係が狂
ってしまう事態が生じる。
ステムバス９の両方からのアクセスが可能な構成である
と、１つのマスタデバイスがシステムバス９を使用中で
バスビジィ信号を出力シテいたとしても内部バス３から
のアクセスが可能であるため前述のように相関関係のあ
るデータに対して複数の使用が行なわれて相関関係が狂
ってしまう事態が生じる。
このような問題を解決するため従来技術ではその１例と
しては第１図の１１．１２に示すように中央処理装置１
からは書き込みのみ他のマスタデバイス２０．３０．４
０からは読み出しのみのレジスタ１２とその逆の関係の
レジスター１１を用意し、中央処理装置１が資源を使用
する前にレジスター１１を読み出し資源の使用可、不可
を判断し、使用可ならばレジスタ１２をセツトシマスタ
デバイス２０の資源の使用を禁止する。逆の場合マスタ
デバイス２０はまずレジスタ１２を読み出し判断の後レ
ジスター１１をセットするといったようなことを行なう
。
しては第１図の１１．１２に示すように中央処理装置１
からは書き込みのみ他のマスタデバイス２０．３０．４
０からは読み出しのみのレジスタ１２とその逆の関係の
レジスター１１を用意し、中央処理装置１が資源を使用
する前にレジスター１１を読み出し資源の使用可、不可
を判断し、使用可ならばレジスタ１２をセツトシマスタ
デバイス２０の資源の使用を禁止する。逆の場合マスタ
デバイス２０はまずレジスタ１２を読み出し判断の後レ
ジスター１１をセットするといったようなことを行なう
。
しかしこの方式では資源を使用する毎にレジスタ１１、
もしくは１２を読み出したシ書き込んだシする必要がお
シッフトウエアの負担が大きくなる。さらに中央処理装
置１がレジスタ１２をセット中にマスタデバイス２ｏが
レジスタ１２を読み出さないように、またマスタデバイ
ス２ｏがレジスタ１１をセット中に中央処理装置１がレ
ジスタ１１を読み出さないよりに制御する必要があシそ
のためのタイミングを若干づらすハードウェアーを付加
しなければならないという欠点がある。
もしくは１２を読み出したシ書き込んだシする必要がお
シッフトウエアの負担が大きくなる。さらに中央処理装
置１がレジスタ１２をセット中にマスタデバイス２ｏが
レジスタ１２を読み出さないように、またマスタデバイ
ス２ｏがレジスタ１１をセット中に中央処理装置１がレ
ジスタ１１を読み出さないよりに制御する必要があシそ
のためのタイミングを若干づらすハードウェアーを付加
しなければならないという欠点がある。
本発明は上記のような事情にがんがみ、共通メモリを有
する情報処理システムにおいて、アクセス回数をできる
だけ少なくシ、ソフトウェアの負担を少なくすると同時
に−りのマスタデバイスが相互関係を有する共通メそり
の中のデータなどの一つを処理中は内部バスを介して関
連データなどを取シにきてもロックするようにして、デ
ータ相形共通メモリアクセス方式の欠点を取シ除き、簡
単なハードウェアー構成によってソフトウェア−による
資源管理を可能にするアクセス方式を提供することを目
的とする。
する情報処理システムにおいて、アクセス回数をできる
だけ少なくシ、ソフトウェアの負担を少なくすると同時
に−りのマスタデバイスが相互関係を有する共通メそり
の中のデータなどの一つを処理中は内部バスを介して関
連データなどを取シにきてもロックするようにして、デ
ータ相形共通メモリアクセス方式の欠点を取シ除き、簡
単なハードウェアー構成によってソフトウェア−による
資源管理を可能にするアクセス方式を提供することを目
的とする。
本発明は、複数台の計算機を含むシステムバスに接続さ
れた計算機内に備えられ、該計算機から内部バスを介し
てアクセスされるほか、他の計算機からも前記システム
バスを介し、てアクセス可能なようにデュアルポートメ
モリとして構成された共通メモリ内に格納されたシステ
ム内で共用されるデータへのアクセス制御力式において
、前記他の計算機から共通メモリ内の共通データを読み
出しだ後該計算機が前記システムバスにビジィ信号を出
力している期間は前記共通メモリに対する内部バス側か
らのアクセスを禁止するようにしたことを特徴とする。
れた計算機内に備えられ、該計算機から内部バスを介し
てアクセスされるほか、他の計算機からも前記システム
バスを介し、てアクセス可能なようにデュアルポートメ
モリとして構成された共通メモリ内に格納されたシステ
ム内で共用されるデータへのアクセス制御力式において
、前記他の計算機から共通メモリ内の共通データを読み
出しだ後該計算機が前記システムバスにビジィ信号を出
力している期間は前記共通メモリに対する内部バス側か
らのアクセスを禁止するようにしたことを特徴とする。
すなわち、本発明は、システムバス側からこの共通メモ
リーをアクセスしていない時でもシステム争バス側から
メモリードライブ信号を出力した後にバス・ビジー信号
が継続して出力されている間はデバイス内のバスからは
アクセスできないようにしたことと同時にこのための特
別の信号を用意せずシステム・バス上の既存の信号と簡
単なハードウェアの付加により実現したものである。
リーをアクセスしていない時でもシステム争バス側から
メモリードライブ信号を出力した後にバス・ビジー信号
が継続して出力されている間はデバイス内のバスからは
アクセスできないようにしたことと同時にこのための特
別の信号を用意せずシステム・バス上の既存の信号と簡
単なハードウェアの付加により実現したものである。
第３図は本発明を利用して構成された構成図を示してい
る。なお第３図において、第１図と同一の構成要素は同
一の符号で示されている。第１図に示す従来技術による
構成図と対比して説明すると本発明により新たにロック
信号発生回路１４がマスターデバイス１０の中に追加さ
れており゛、これによシ第１図のレジスタ１１．１２は
不要になる。
る。なお第３図において、第１図と同一の構成要素は同
一の符号で示されている。第１図に示す従来技術による
構成図と対比して説明すると本発明により新たにロック
信号発生回路１４がマスターデバイス１０の中に追加さ
れており゛、これによシ第１図のレジスタ１１．１２は
不要になる。
本発明によれば、メモリドライブ信号８は直接共通メモ
リアクセス制御回綺７に入らずにロック信号発生回路１
４に入シ、またロック信号発生回路１４にはこのほかに
バスビジィ信号１３が入るように構成されている。ロッ
ク信号発生回路１４の回路例を第４図に示す。システム
バス９からメモリドライブ信号８が出ると５−Ｒ７リッ
プフロップ２２はセットされメモリロック信号１５が出
る。
リアクセス制御回綺７に入らずにロック信号発生回路１
４に入シ、またロック信号発生回路１４にはこのほかに
バスビジィ信号１３が入るように構成されている。ロッ
ク信号発生回路１４の回路例を第４図に示す。システム
バス９からメモリドライブ信号８が出ると５−Ｒ７リッ
プフロップ２２はセットされメモリロック信号１５が出
る。
すなわちメモリドライブ信号８が１０”になるとＮＯＴ
回路２１を通してその出力は“１″になる。従って７リ
ツプフロツプ２２のＳ端子の入力は０”から１”に変わ
る。一方このときにはＲ端子はバスビジィ信号１３が入
るから＠１ｍから“０＃に変わっている。これによって
７リツプフロツプ２２の出力Ｑは１＃から“０”に変化
しロック信号１５が０＃の形でメモリアクセス制御回路
７に加えられる。しかるのち、メモリドライブ信号８が
”１＃になり、ＮＯＴ回路２１の出力がＯＨになって、
Ｓ端子の入力が０″に変わってもバスビジィ信号１３が
ｍ Ｏｒ＋である限りフリップ７０ツブ２２の出力Ｑは
°′０＃のまま変化しない。かくして、バスビジィ信号
１３が“１＃になるとＳ端子の入力が０＃、孔端子の入
力が″１＃とひつくりかえるのでフリップ７０ツブ２２
の出力Ｑはｌ＃に変わシ、ロック信号１５は消え元の状
態に戻る。
回路２１を通してその出力は“１″になる。従って７リ
ツプフロツプ２２のＳ端子の入力は０”から１”に変わ
る。一方このときにはＲ端子はバスビジィ信号１３が入
るから＠１ｍから“０＃に変わっている。これによって
７リツプフロツプ２２の出力Ｑは１＃から“０”に変化
しロック信号１５が０＃の形でメモリアクセス制御回路
７に加えられる。しかるのち、メモリドライブ信号８が
”１＃になり、ＮＯＴ回路２１の出力がＯＨになって、
Ｓ端子の入力が０″に変わってもバスビジィ信号１３が
ｍ Ｏｒ＋である限りフリップ７０ツブ２２の出力Ｑは
°′０＃のまま変化しない。かくして、バスビジィ信号
１３が“１＃になるとＳ端子の入力が０＃、孔端子の入
力が″１＃とひつくりかえるのでフリップ７０ツブ２２
の出力Ｑはｌ＃に変わシ、ロック信号１５は消え元の状
態に戻る。
このような構成において、外部のマスタデバイス２０か
ら共通メモリ５をアクセスし、マスクデバイス２０がデ
ータを処理することを想定すると、まずマスターデバイ
ス２０はバスビジィ信号１３を出してシステムバス９を
専有し、次いでメモリド２イプ信号８とアドレス信号を
出して共通メモリ５から必要なデータをとる。ロック信
号発生回路１４はバスビジィ信号１３とメモリドイブ信
号８が出たことを条件として、中央処理装置１が内部バ
ス３を介して共通メモリ５をアクセス出来ないようにメ
モリロック信号１５を出して共通メモリアクセス制御回
路７の他からのアクセスをロックする。それと同時に共
通メモリアクセス制御回路７から共通メモリアクセス信
号６を出す。共通メモリアクセス信号６が出てアクセス
が行なわれることによりメモリドライブ信号８は消えマ
スターデバイス２０はデータを受取る。該データをマス
タデバイス２０の中で処理中はノくスビジイ信号１３は
持続して出されている。このことによりロック信号１５
はそのバスビジィ信号１３が出ている間出力される。従
って中央処理装置１からの共通メモリ５に対するアクセ
スはロックされ、また他のマスターデバイス３０．４０
からの共通メモリ５に対するアクセスはシステムバス９
がマスターデバイス２０によｐ専有されているために行
なわれない。処理を完了したデータは再びメモリドライ
ブ信号８とアドレス信号によって共通メモリ５に書き込
まれる。書き込みが終われば書き込みのメモリドライブ
信号８とバスビジィ信号１３が消えるのでロック信号１
５も消える。これによって最初の状態に戻る。中央処理
装置１が共通メモリ５をアクセスするときは内部バスメ
モリアクセス信号４を出し、共通メモリアクセス回路７
よシメモリアクセス信号６を出してデータをとる。この
間は共通メモリアクセス制御回路７は他からは使えない
から他はロックされている。
ら共通メモリ５をアクセスし、マスクデバイス２０がデ
ータを処理することを想定すると、まずマスターデバイ
ス２０はバスビジィ信号１３を出してシステムバス９を
専有し、次いでメモリド２イプ信号８とアドレス信号を
出して共通メモリ５から必要なデータをとる。ロック信
号発生回路１４はバスビジィ信号１３とメモリドイブ信
号８が出たことを条件として、中央処理装置１が内部バ
ス３を介して共通メモリ５をアクセス出来ないようにメ
モリロック信号１５を出して共通メモリアクセス制御回
路７の他からのアクセスをロックする。それと同時に共
通メモリアクセス制御回路７から共通メモリアクセス信
号６を出す。共通メモリアクセス信号６が出てアクセス
が行なわれることによりメモリドライブ信号８は消えマ
スターデバイス２０はデータを受取る。該データをマス
タデバイス２０の中で処理中はノくスビジイ信号１３は
持続して出されている。このことによりロック信号１５
はそのバスビジィ信号１３が出ている間出力される。従
って中央処理装置１からの共通メモリ５に対するアクセ
スはロックされ、また他のマスターデバイス３０．４０
からの共通メモリ５に対するアクセスはシステムバス９
がマスターデバイス２０によｐ専有されているために行
なわれない。処理を完了したデータは再びメモリドライ
ブ信号８とアドレス信号によって共通メモリ５に書き込
まれる。書き込みが終われば書き込みのメモリドライブ
信号８とバスビジィ信号１３が消えるのでロック信号１
５も消える。これによって最初の状態に戻る。中央処理
装置１が共通メモリ５をアクセスするときは内部バスメ
モリアクセス信号４を出し、共通メモリアクセス回路７
よシメモリアクセス信号６を出してデータをとる。この
間は共通メモリアクセス制御回路７は他からは使えない
から他はロックされている。
第５図は本発明の第３図の実施例のタイムチャートであ
シ、マスタデバイス２０側が共通メモリ５からデータを
読み取っている最中に中央処理装置１側からメモリアク
セス信号４が出てもバスビジィ信号１３が残っている限
シメモリロック信号１５が出ておシマスタブバイス２０
側の処理が完了するまで他の中央処理装置１は共通メモ
リ５をアクセスできない秋況を示している。すなわち、
マスクデバイス２０からメモリドライブ信号８がＭＤの
期間用るとこれに従い共通メモリアクセス信号６は２０
Ｒの期間用て、データはマスタデノくイス２０に読みと
られる。その最中に中央処理装置１からメモリアクセス
信号４がＭＡの期間でてもバスビジィ信号１３がマスク
デバイス２０から出ているＢＢ８Ｙの期間はロック信号
１５が出ているから、これが消えない限りメモリアクセ
ス信号４は有効とならず、期間ＢＢＳＹが終ってから共
通メモリアクセス信号６の期間１０几に始めてデータは
中央処理装置１へ入る。
シ、マスタデバイス２０側が共通メモリ５からデータを
読み取っている最中に中央処理装置１側からメモリアク
セス信号４が出てもバスビジィ信号１３が残っている限
シメモリロック信号１５が出ておシマスタブバイス２０
側の処理が完了するまで他の中央処理装置１は共通メモ
リ５をアクセスできない秋況を示している。すなわち、
マスクデバイス２０からメモリドライブ信号８がＭＤの
期間用るとこれに従い共通メモリアクセス信号６は２０
Ｒの期間用て、データはマスタデノくイス２０に読みと
られる。その最中に中央処理装置１からメモリアクセス
信号４がＭＡの期間でてもバスビジィ信号１３がマスク
デバイス２０から出ているＢＢ８Ｙの期間はロック信号
１５が出ているから、これが消えない限りメモリアクセ
ス信号４は有効とならず、期間ＢＢＳＹが終ってから共
通メモリアクセス信号６の期間１０几に始めてデータは
中央処理装置１へ入る。
この発明によればバス使用中の信号とメモリドライブ信
号とを併せてメモリーロック信号を作るように構成した
ためメモリドライブ信号が落ちても内部バス側から共通
メモリのアクセスは糸上されソフトウェア−によるシス
テムの資源管理が正しく行なえる。またシステムバスに
はメモリーをロックするだめの特別の信号を用意するこ
となくシステムバスそのものは通常のものそのま＼でよ
く、かつ新しく加えるノ・−ドウエアーもわずかである
。したがってソフトウェアの負担が軽く、簡単にして確
実なデュアルポート形共通メモリの制御方式が確立した
ことにより新しい形の情報処理システムが実現できた。
号とを併せてメモリーロック信号を作るように構成した
ためメモリドライブ信号が落ちても内部バス側から共通
メモリのアクセスは糸上されソフトウェア−によるシス
テムの資源管理が正しく行なえる。またシステムバスに
はメモリーをロックするだめの特別の信号を用意するこ
となくシステムバスそのものは通常のものそのま＼でよ
く、かつ新しく加えるノ・−ドウエアーもわずかである
。したがってソフトウェアの負担が軽く、簡単にして確
実なデュアルポート形共通メモリの制御方式が確立した
ことにより新しい形の情報処理システムが実現できた。
第１図は従来方式によるシステムの構成図、第２図は第
１図に示すシステムのタイムチャート、第３図は本発明
の実施例としてのシステムの構成図、第４図は本発明に
よるメモリロック信号発生回路の回路図、ｖＪｓ図は第
３図に示すシステムのタイムチャートでおる。 １０．２０，３０．４０・・・計算機（マスタデノ（イ
ス）、１，１７・・・中央処理装置、５・・・共通メモ
＋）＜ｆユアルホート形）、９・・・システムノくス、
３・・・内部バス、１３・・・バスビジィ信号、１４・
・・ロック信号発生回路、７・・・共通メモリアクセス
制御回路、８・・・メモリドライブ信号。 代理人弁理士 山 口
１図に示すシステムのタイムチャート、第３図は本発明
の実施例としてのシステムの構成図、第４図は本発明に
よるメモリロック信号発生回路の回路図、ｖＪｓ図は第
３図に示すシステムのタイムチャートでおる。 １０．２０，３０．４０・・・計算機（マスタデノ（イ
ス）、１，１７・・・中央処理装置、５・・・共通メモ
＋）＜ｆユアルホート形）、９・・・システムノくス、
３・・・内部バス、１３・・・バスビジィ信号、１４・
・・ロック信号発生回路、７・・・共通メモリアクセス
制御回路、８・・・メモリドライブ信号。 代理人弁理士 山 口
Claims (1)
- 【特許請求の範囲】 ｌ）複数台の計算機を含むシステムバスに接続された計
算機内に備えられ、該計算機から内部バスを介してアク
セスされるほか、他の計算機からも前記システムバスを
介してアクセス可能なよウニテユアルボートメモリとし
て構成された共通メモリ内に格納されたシステム内で共
用されるデータへのアクセス制御方式において、前記性
の計算機が共通メモリ内の共通データを読み出した後、
該計算機が前記システムバスにバスビジィ信号を出力し
ている期間は前記共通メモリに対する内部バス側からの
アクセスを県止するようにしたことを特徴とする複数計
算機システムの共通メモリ制御方式。 ２）特許請求範囲第１項記載の複数計算機システムの共
通メモリ制御方式において、バスビジィ信号とメモリか
らデータを出入するだめのメモリドライブ信号の２つの
組合せによって、アクセス処理中の該計算機以外からの
アクセスを停止するだめのメモリロック信号を発生する
ように構成することを特徴とする複数計算機システムの
共通メモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174587A JPS6068448A (ja) | 1983-09-21 | 1983-09-21 | 複数計算機システムの共通メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174587A JPS6068448A (ja) | 1983-09-21 | 1983-09-21 | 複数計算機システムの共通メモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6068448A true JPS6068448A (ja) | 1985-04-19 |
| JPH0351017B2 JPH0351017B2 (ja) | 1991-08-05 |
Family
ID=15981164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58174587A Granted JPS6068448A (ja) | 1983-09-21 | 1983-09-21 | 複数計算機システムの共通メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068448A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128341A (ja) * | 1985-11-29 | 1987-06-10 | Yokogawa Electric Corp | ２ポ−トメモリへのアクセス制御方式 |
| JPS62297962A (ja) * | 1986-06-17 | 1987-12-25 | Fujitsu Ltd | メモリの共通領域アクセス制御方式 |
-
1983
- 1983-09-21 JP JP58174587A patent/JPS6068448A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128341A (ja) * | 1985-11-29 | 1987-06-10 | Yokogawa Electric Corp | ２ポ−トメモリへのアクセス制御方式 |
| JPS62297962A (ja) * | 1986-06-17 | 1987-12-25 | Fujitsu Ltd | メモリの共通領域アクセス制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0351017B2 (ja) | 1991-08-05 |
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