JPS6068659A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS6068659A JPS6068659A JP58176365A JP17636583A JPS6068659A JP S6068659 A JPS6068659 A JP S6068659A JP 58176365 A JP58176365 A JP 58176365A JP 17636583 A JP17636583 A JP 17636583A JP S6068659 A JPS6068659 A JP S6068659A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- semiconductor
- junction
- field effect
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、動作速度が速くかつ大きい増幅度を有する電
界効果トランジスタとそのゲート部の製造方法に関する
ものである。
界効果トランジスタとそのゲート部の製造方法に関する
ものである。
第１図は従来のこの種装置のゲート部１の断面図を示し
たものである。半絶縁性基板２の上に積層されたｎ形半
導体層３内にｐ形半導体層４を設けたものである。本装
置においては、多数キャリア（電子）に対するチャネル
層７はｎ型であり、これはｐ形半導体４．基板絶縁層２
１表面絶縁膜６とにより囲まれた領域に形成されている
。本装置の動作原理は、チャネル７の大きさを可変とす
ることにより得られるチャネルの紙面垂直方向へのコン
ダクタンスの制御にある。したがって、ｐ形半導体に接
続された電＠５に印加される電圧を変えれば、ヂャイ、
ル内を紙面垂直方向に流れるキャリア数を制御すること
ができる。しかし、本構造においては、チャネルの下部
は半導体層２．３の界面で形成されているため、キャリ
アの移動に際して散乱等の影響を受け高速動作を得にく
い欠点があった。捷だ、界面再結合により相互コンダク
タンスの点でも損失が生じていた。この事情は、絶縁膜
との界面で構成されているチャネル上部においても共通
するものである。
たものである。半絶縁性基板２の上に積層されたｎ形半
導体層３内にｐ形半導体層４を設けたものである。本装
置においては、多数キャリア（電子）に対するチャネル
層７はｎ型であり、これはｐ形半導体４．基板絶縁層２
１表面絶縁膜６とにより囲まれた領域に形成されている
。本装置の動作原理は、チャネル７の大きさを可変とす
ることにより得られるチャネルの紙面垂直方向へのコン
ダクタンスの制御にある。したがって、ｐ形半導体に接
続された電＠５に印加される電圧を変えれば、ヂャイ、
ル内を紙面垂直方向に流れるキャリア数を制御すること
ができる。しかし、本構造においては、チャネルの下部
は半導体層２．３の界面で形成されているため、キャリ
アの移動に際して散乱等の影響を受け高速動作を得にく
い欠点があった。捷だ、界面再結合により相互コンダク
タンスの点でも損失が生じていた。この事情は、絶縁膜
との界面で構成されているチャネル上部においても共通
するものである。
本発明はこれらの欠点を夕）イ決するため、ＰＮ接合で
完全に囲んだチャイルを形成するようにした電界効果ト
ランジスタとその製造方法を提供するものである。
完全に囲んだチャイルを形成するようにした電界効果ト
ランジスタとその製造方法を提供するものである。
以下図面に従って本発明の詳細な説明する。
第２図は本発明の一実施例のゲート部１１の断面図を示
したものである。半絶縁性ＩｎＰ基板２上にバンドギャ
ップエネルギ０．９５ｅＶをもつｎ形ＩｎＧａＡｓＰ半
導体層１２とｎ形ＩｎＰ半導体層１３が積層された層構
成において選択的にｐ彫工鈍物を導入し、ｐ形半導体領
域４（斜線部）を形成したものである。
したものである。半絶縁性ＩｎＰ基板２上にバンドギャ
ップエネルギ０．９５ｅＶをもつｎ形ＩｎＧａＡｓＰ半
導体層１２とｎ形ＩｎＰ半導体層１３が積層された層構
成において選択的にｐ彫工鈍物を導入し、ｐ形半導体領
域４（斜線部）を形成したものである。
層構成においては’Ｉ ＰＮ接合１６（破線で表示）は
、半導体層１３内および半導体層１２ 、１３のほぼ界
面に形成されており、第２図に示すような断面でみた場
合、完全に半導体層内に閉じた形状を有している。した
がって、ＰＮ接合で囲１れた領域に形成されるチャネル
７は完全に半導体層１３の内部のみに存在する。ｐ形半
導体層４には電極５が接続されており、また、ＰＮ接合
表面露出部は絶縁膜６によって被われている。さらに、
ドレイン電極１５が半導体層１２および１３と接続する
ように設けられている。第２図には、示されていないが
ゲート電極５をはさんで、１５と対称的な位置に半導体
層１２゜１３と接続されたノース電極が存在する。
、半導体層１３内および半導体層１２ 、１３のほぼ界
面に形成されており、第２図に示すような断面でみた場
合、完全に半導体層内に閉じた形状を有している。した
がって、ＰＮ接合で囲１れた領域に形成されるチャネル
７は完全に半導体層１３の内部のみに存在する。ｐ形半
導体層４には電極５が接続されており、また、ＰＮ接合
表面露出部は絶縁膜６によって被われている。さらに、
ドレイン電極１５が半導体層１２および１３と接続する
ように設けられている。第２図には、示されていないが
ゲート電極５をはさんで、１５と対称的な位置に半導体
層１２゜１３と接続されたノース電極が存在する。
本装置の動作原理は、第１図に示すものと同様であるが
、チャネル７内をキャリアである電子はノース側からド
レイ／側へ、すなわち同図に矢印で示した方向へ流れる
。このとき、ＰＮ接合部に形成されるポテンシャル障壁
により電子が流しうる領域が制限されることは言う１で
もない。したがって、電極５に印加する電圧の値により
ポテンシャル障壁の位置を変化させることにより、チャ
ネル領域を調節することができる。第２図には、電極５
に逆バイアスを印加し、無印加時に比べて横線１４で示
す領域たけチャネルを狭くしだ例を示している。このよ
うに、電子の通路に対応するチャネルを完全に半導体層
１３の内部に制限することかできるため、半導体層１２
、１３の界面に存在するヘテロ接合からチャネルを十
分離すことができる。
、チャネル７内をキャリアである電子はノース側からド
レイ／側へ、すなわち同図に矢印で示した方向へ流れる
。このとき、ＰＮ接合部に形成されるポテンシャル障壁
により電子が流しうる領域が制限されることは言う１で
もない。したがって、電極５に印加する電圧の値により
ポテンシャル障壁の位置を変化させることにより、チャ
ネル領域を調節することができる。第２図には、電極５
に逆バイアスを印加し、無印加時に比べて横線１４で示
す領域たけチャネルを狭くしだ例を示している。このよ
うに、電子の通路に対応するチャネルを完全に半導体層
１３の内部に制限することかできるため、半導体層１２
、１３の界面に存在するヘテロ接合からチャネルを十
分離すことができる。
第２図の実施例においては、さらに、表面からも十分離
れてチャネルが形成されることは言うまでもない。この
結果、ヘテロ接合におけるキャリアの散乱および再結合
等に原因する動作速度相互コンダクタンスなどの特性劣
化を防ぐことができる。
れてチャネルが形成されることは言うまでもない。この
結果、ヘテロ接合におけるキャリアの散乱および再結合
等に原因する動作速度相互コンダクタンスなどの特性劣
化を防ぐことができる。
次に、第２図に示す構造を得るだめの製造方法について
述べる。第３図は、半絶縁性ＩｎＰ基板２上に積層され
たＩｎＧａＡｓＰ層１２．ＩｎＰ層１層上３なる多層膜
半導体層に選択的にＢｅのイオン注入を行なったときの
断面図を示したものである。破線９で囲んだ領域内にＢ
ｅイオンを注入するために、表面にマスクとして窒化シ
リコン膜６，８およびレジスト１０が被覆されている。
述べる。第３図は、半絶縁性ＩｎＰ基板２上に積層され
たＩｎＧａＡｓＰ層１２．ＩｎＰ層１層上３なる多層膜
半導体層に選択的にＢｅのイオン注入を行なったときの
断面図を示したものである。破線９で囲んだ領域内にＢ
ｅイオンを注入するために、表面にマスクとして窒化シ
リコン膜６，８およびレジスト１０が被覆されている。
レジスト１０１１Ｂｅイオン注入後、ただちに除去され
る。とこで、ＩｎＧａＡｓ２層１２内でＢｅの拡散係数
は、ＩｎＰ層１層内３内それよりも大きい値をもつため
、イオン注入後流される約７００℃、２０分の熱処理に
よりＩｎＧａＡｓ２層１２内のＢｅ原子は横方向に拡が
る。したがって、イオン注入用マスク８の横方向大きさ
をＢｅ原子の熱拡散による拡がりの２倍程度以下にして
おけば、イオン注入用マスク８の直下のＩｎＧａＡｓＰ
層１２にはＢｅによるアクセプタが両側から拡散するこ
とにより供給され、中央部で両方の拡散領域が接し、マ
スク８直下のＩｎＧａＡｓＰ層１２の全体がｐ形となる
。
る。とこで、ＩｎＧａＡｓ２層１２内でＢｅの拡散係数
は、ＩｎＰ層１層内３内それよりも大きい値をもつため
、イオン注入後流される約７００℃、２０分の熱処理に
よりＩｎＧａＡｓ２層１２内のＢｅ原子は横方向に拡が
る。したがって、イオン注入用マスク８の横方向大きさ
をＢｅ原子の熱拡散による拡がりの２倍程度以下にして
おけば、イオン注入用マスク８の直下のＩｎＧａＡｓＰ
層１２にはＢｅによるアクセプタが両側から拡散するこ
とにより供給され、中央部で両方の拡散領域が接し、マ
スク８直下のＩｎＧａＡｓＰ層１２の全体がｐ形となる
。
一方、拡散係数の小さいＩｎＰ層１層内３内、Ｂｅ原子
の熱拡散現象はほとんど生じないため、熱処理後のＢｅ
原子の分布は注入後のそれとほとんど変化はない。従っ
て１１形（７）ｉｔである。その後公知の工程によりマ
スク８を除去し、第２図に示す電極５を形成する。
の熱拡散現象はほとんど生じないため、熱処理後のＢｅ
原子の分布は注入後のそれとほとんど変化はない。従っ
て１１形（７）ｉｔである。その後公知の工程によりマ
スク８を除去し、第２図に示す電極５を形成する。
第４図には本発明の別の実施例を示し／こものである。
本実施例では、電子のチャネル７を２個所以上横に並べ
たものであり、第２図に示す実施例を横方向に必要数連
結することにより得ることができる。
たものであり、第２図に示す実施例を横方向に必要数連
結することにより得ることができる。
以」二の実施例で−、チャネルをＩｎＰで形成する方法
について述べたか、バンドギャップエネルギのより小さ
い１ｎＧａＡｓ Ｐ ＩＩで形成することも可能である
。その際、当該半導体層をはさむ半導体層をＢｅ原子に
対して大きい拡散係数を有するものにする必要があるこ
とは言うまでもない。
について述べたか、バンドギャップエネルギのより小さ
い１ｎＧａＡｓ Ｐ ＩＩで形成することも可能である
。その際、当該半導体層をはさむ半導体層をＢｅ原子に
対して大きい拡散係数を有するものにする必要があるこ
とは言うまでもない。
ま〆こ、アクセプタ形不純物として上述のＢｅの他に亜
鉛、カドミウムなどを用いることもできる。
鉛、カドミウムなどを用いることもできる。
以上説明したように、本発明による電界効果トランジス
タのゲート接合は、多数キャリアの流れるチャネルが周
囲を完全にボテンシャル障壁により囲まれた構造を有す
るものであるから、異種半導体との界面あるいは半導体
と絶縁膜の界面におけるキャリアの散乱、再結合など素
子特性を劣化させる要因を取り除くことができる。
タのゲート接合は、多数キャリアの流れるチャネルが周
囲を完全にボテンシャル障壁により囲まれた構造を有す
るものであるから、異種半導体との界面あるいは半導体
と絶縁膜の界面におけるキャリアの散乱、再結合など素
子特性を劣化させる要因を取り除くことができる。
１だ、本発明になるゲート部の製造方法によれば、アク
セプタ形不純物に対して異なる熱拡散係数を有する１ｌ
ｌ−Ｖ族化合物半導体を交互に積層し、かつ小さい拡散
係数を有する半導体層を中間層に設けた半導体多層膜構
造において、アクセプタ形不純物をイオン注入技術によ
り選択的にカー人し、それに続く熱処理工程のみで構成
されているだめ、製造工程が簡単になるばかりでなく、
歩留向上が図れ、素子信頼性を高めることができる等の
利点がある。
セプタ形不純物に対して異なる熱拡散係数を有する１ｌ
ｌ−Ｖ族化合物半導体を交互に積層し、かつ小さい拡散
係数を有する半導体層を中間層に設けた半導体多層膜構
造において、アクセプタ形不純物をイオン注入技術によ
り選択的にカー人し、それに続く熱処理工程のみで構成
されているだめ、製造工程が簡単になるばかりでなく、
歩留向上が図れ、素子信頼性を高めることができる等の
利点がある。
第１図は従来の電界効果トランジスタにおけるゲート部
の断面図、第２図は本発明装置の一実施例の断面図、第
３図は本発明装置の製造過程図、第４図に本発明装置の
他の実施例である。 １・・・従来の電界効果トランジスタのゲート部、２・
・・半絶縁性半導体基板、３・・・ｎ形半導体層、４・
・・ｎ形半導体層、５・・・電極、６，８・・・絶縁膜
、７・・・チャネル、９・・・アクセプタ形原子の導入
領域、１０・・・レジスト、１１・・本発明の電界効果
トランジスタのゲート部、１２．１３・・・ｎ形半導体
層、１４・・・空乏層領域、１５・・電極、１６・・・
ＰＮ接合。 特許出願人 日本′亀信亀話公社 代 理 人 白 水 常 雄 外１名 扇 １ 図 Ｆｉ２ 図 乃３図 ０
の断面図、第２図は本発明装置の一実施例の断面図、第
３図は本発明装置の製造過程図、第４図に本発明装置の
他の実施例である。 １・・・従来の電界効果トランジスタのゲート部、２・
・・半絶縁性半導体基板、３・・・ｎ形半導体層、４・
・・ｎ形半導体層、５・・・電極、６，８・・・絶縁膜
、７・・・チャネル、９・・・アクセプタ形原子の導入
領域、１０・・・レジスト、１１・・本発明の電界効果
トランジスタのゲート部、１２．１３・・・ｎ形半導体
層、１４・・・空乏層領域、１５・・電極、１６・・・
ＰＮ接合。 特許出願人 日本′亀信亀話公社 代 理 人 白 水 常 雄 外１名 扇 １ 図 Ｆｉ２ 図 乃３図 ０
Claims (2)
- （１）少カくとも２個所以上のへテロ接合を有する１１
１−Ｖ族化合物半導体多層膜内に形成されたＰＮ接合を
含むゲート部を有する電界効果トランジスタにおいて、
当該ゲート部のＰＮ接合が少なくとも２個所以」二のへ
テロ接合に亘って形成され、かつ多数キャリアのチャネ
ルが該キャリアの流れる方向と垂直方向にはＰＮ情合で
取囲まれていることを特徴とする電界効果トランジスタ
。 - （２）ｎ形の第１の１ｔ−ｖ族化合物半導体とアクセプ
タ形不純物に列してより大きな拡散係数を有するｎ形の
第２の川−Ｖ族化合物半導体とを表面側より順次第２半
導体、第１半導体、第２半導体となるように積層された
半導体多層膜を形成する工程と、該半導体多層膜の少な
くとも２個所以上に分断されたそれぞれの領域へアクセ
プタ形不純物をイオン注入により導入し、それに続く熱
処理を施すことにより前記第２半導体層内での分断され
た領域へアクセプタ形不純ぜ１拡げる工程を含み、多数
キャリアのチャネルが該キャリアの流れる方向と垂直方
向にはＰＮ接合に取囲まれているように形成することを
特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58176365A JPS6068659A (ja) | 1983-09-26 | 1983-09-26 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58176365A JPS6068659A (ja) | 1983-09-26 | 1983-09-26 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6068659A true JPS6068659A (ja) | 1985-04-19 |
| JPS6331948B2 JPS6331948B2 (ja) | 1988-06-27 |
Family
ID=16012339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58176365A Granted JPS6068659A (ja) | 1983-09-26 | 1983-09-26 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068659A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282551U (ja) * | 1988-08-31 | 1990-06-26 |
-
1983
- 1983-09-26 JP JP58176365A patent/JPS6068659A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6331948B2 (ja) | 1988-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4062699A (en) | Method for fabricating diffusion self-aligned short channel MOS device | |
| JP3039967B2 (ja) | 半導体装置 | |
| US4935379A (en) | Semiconductor device and method of manufacturing the same | |
| US4242691A (en) | MOS Semiconductor device | |
| US4795716A (en) | Method of making a power IC structure with enhancement and/or CMOS logic | |
| JP2619872B2 (ja) | ラテラルトランジスタ及びラテラルトランジスタを有する半導体集積回路の製造方法 | |
| US3909306A (en) | MIS type semiconductor device having high operating voltage and manufacturing method | |
| US5580799A (en) | Method of manufacturing transistor with channel implant | |
| US4070687A (en) | Composite channel field effect transistor and method of fabrication | |
| JPS59207667A (ja) | 半導体装置 | |
| US4135289A (en) | Method for producing a buried junction memory device | |
| JPS6164164A (ja) | バイポ−ラトランジスタ内のエミツタエネルギギヤツプを増加させるイオン注入 | |
| JP3489602B2 (ja) | 半導体装置およびその製造方法 | |
| US6452233B1 (en) | SOI device having a leakage stopping layer | |
| JPS6068659A (ja) | 電界効果トランジスタの製造方法 | |
| JP3526127B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH09191107A (ja) | 半導体装置 | |
| JP2595058B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR100252747B1 (ko) | 플래쉬메모리소자및그제조방법 | |
| JP3001601B2 (ja) | 半導体装置 | |
| JPH03253079A (ja) | Ｍｏｓ型半導体装置 | |
| JP2559842B2 (ja) | 半導体装置およびこれを用いた光電変換装置 | |
| JPH03231456A (ja) | 半導体装置の製造方法 | |
| JPH02219237A (ja) | Ｍｉｓ型半導体装置 | |
| JPH0459785B2 (ja) |