JPS60692B2 - クロツク同期化方式 - Google Patents

Description

【発明の詳細な説明】 この発明は、簡単な構成で中央処理装置（以下、ＣＰＵ
と云う）と演算オプション間のクロックの同期をとるよ
うにしたクロック同期化方式に関する。

一般に、情報処理装置においては、標準のＣＰＵの処理
能力が不足のときには、オプションを付加することによ
り、処理能力を強化することが多い。

このオプションには、浮動小数点演算オプション、事務
用命令処理オプション、配列演算オプションなどが考え
られる。これらのオプションは一応それぞれ独立した処
理装置であるので、多くの場合、それぞれ独立のクロッ
クを有し、各オプション間には同期化回路が設けられて
いる。この同期化回路はある程度のハードウェア量を必
要とするのが通例であり、コストアップを招く。このた
め、ＣＰＵと各オプションが共通のシステムクロックを
利用することは従来でも一般に行なわれていたが、たと
えば、一方のユニットが主メモリアクセス待ちとなった
場合には、そのメモリアクセスをしたユニットだけがク
ロツクを停止させていた。このため、共通システムクロ
ツクを利用する場合であっても、マイク。ステップ単位
の同期化は必要であった。第１図は従来のクロック同期
化方式の一例を示すブロック図である。

この第１図における１はメモリ、２はＣＰＵ、３はダイ
レクトメモリアクセスバスである。このダイレクトメモ
リアクセスバス３を通して、ＣＰＵ２とメモリー間にデ
ータの授受を行なうようになっているとともに、演算オ
プション４Ａ，４Ｂがダイレクトメモリアクセスバス３
を通してメモリ１とデータの授受を行なうようになって
いる。また、ＣＰＵ２、演算オプション４Ａ，４Ｂには
それぞれ同期化回路５ａ〜５ｃが設けられており、これ
らの同期化回路５ａ〜５ｃはそれぞれデータバスを含む
オプション接続ィンタフェィス６を介して接続され、こ
のオプション接続ィンタフェィス６を通して、各同期化
回路５ａ〜５ｃによりクロツクの同期をとって、ＣＰＵ
２と演算オプション４Ａあるいは４８間、および演算オ
プション４Ａ，４Ｂ間同志の同期をとるようにしている
。しかし、この第１図に示すようなクロック同期化方式
では、ＣＰＵ２、演算オプション４Ａ，４Ｂにそれぞれ
同期化回路５ａ〜５ｃを有するものであるから、すでに
述べたように、ハードウェア量が増え、コストアップ要
因となるものである。

また、第１図に示すような場合には、メモリアクセスで
一方の演算オプションのみが待たされる合には、メモリ
アクセス後のデータ授受では必ずハードウエアまたはマ
イクロプログラムにより、クロツクの同期をとりなおす
必要があった。この発明は、上記諸点にかんがみなされ
たもので、ごくわずかなハードウェア量でＣＰＵおよび
演算オプションのクロックを完全に同期させることがで
きるクロック同期化方式を提供することを目的とする。
以下、この発明のクロック同期化方式の実施例について
図面に基づき説明する。

第２図はその一実施例の構成を示す回路図である。この
第２図の実施例では、説明を簡略にするために、演算オ
プションは単一の場合を示しているが、演算オプション
は複数個あっても同様である。図中のＡはＣＰＵ側を示
し、Ｂは演算オプション側を示す。ＣＰＵＡ側にはアン
ド回路１１，１２および必に応じてアンド回路１３が設
けられている。アンド回路１３はたとえば、２入力のも
のが使用され、ＣＰＵ自体の処理を行なうためのもので
あり、この発明と直接関係がないので、以下の説明では
省略する。アンド回路１１，１２はそれぞれ２入力のも
のが使用されており、アンド回路１１の第１の入力機に
はＣＰＵメモリ要求線１４が接続され、ＣＰＵからのメ
モリ要求信号が導入されるようになっている。

ァンド回路１１の第２の入力端およびアンド回路１２の
第１の入力端にはメモリビジー信号が導入されるように
なっている。アンド回路１２の第２の入力端には、演算
オプションＢ側からのオプションメモリ要求線１５が接
続され、このオプションメモリ要求線１５を通して演算
オプションＢ側からメモリ要求信号が導入されるように
なつている。上記アンド回路１１〜１３の各出力端はノ
ア回路１６の入力端に接続されている。

このノア回路１６とアンド回路１１〜１３とともにクロ
ツク禁止回路１７が構成されている。ノア回路１６の出
力端はフリップ・フ。ップ回路１８（以下、ＦＦと略称
する）Ｊ端子、Ｋ端子に接続されている。このＦＦ１８
のｃｋ端子には基本クロックが導入されるようになって
いる。ＦＦ１８はＣＰＵＡ側に設けられており、その出
力機ＱはＣＰＵＡ側および演算オプションＢ側のアンド
回路１９，２０の各第２の入力端に接続されている。ま
た、上記基本クロツクはＣＰＵＡ側および演算オプショ
ンＢ側にも同時に送られるものであり、基本クロックは
ＣＰＵＡ側のアンド回路１９の第１の入力端および演算
オプションＢ側のアンド回路２０の第１の入力機に同時
に送出されるようになっている。

次に、以上のように構成されたこの発明のク。

ック同期化方式の動作について、第３図のタイムチャー
トを併用して説明することにする。まず、第３図Ａに示
すように、基本クロックは所定の間隔をもってＣＰＵＡ
側のアンド回路１９および演算オプションＢ側のアンド
回路２０の各第１の入力端と、ＦＦ１８のｃｋ端子に供
給されている。いま、この状態において、マシンサイク
ルにロックをかける必要のないときには、アンド回路１
１，１２はいずれも出力せず、ノア回路１６の出力端に
は論理「１」を出力しており、この論理「１」はＦＦ１
８のＪ端子およびＫ端子に加えられている（第３図Ｃ）
。これにより、ＦＦ１８は基本クロックがｃｋ端子に導
入されることに反転して、第３図Ｂに示すごとく、ＦＦ
１８の出力端Ｑから出力される。このＦＦ１８の出力は
ＣＰＵＡ側のアンド回路１９および演算オプションＢ側
のアンド回路２０の各第２の入力端に加えられる。

このアンド回路１９，２０の各第１の入力端には基本ク
ロックが加わっており、したがって、アンド回路１９，
２川まそれぞれＦＦ１８の出力と基本クロツクとの論理
積をとって、それぞれ第３図Ｄ、第３図Ｅに示すごとく
出力する。この第３図Ｄ、第３図Ｅおよび第３図Ａより
明らかなように「 ノァ回路１６が論理「１」を出力し
ている間は、アンド回路１９，２０の出力端からは基本
クロツクの２倍周期のマシンサイクルのマシンクロツク
が出力されることになる。第３図ＤはＣＰＵのマシンク
ロックであり、第３図Ｅは演算オプションのマシンクロ
ツクである。次に、アンド回路１１の第２の入力端およ
びアンド回路１２の第１の入力端にメモリビジー信号が
導入されたとする。

このときに、ＣＰＵＡ側からメモリ要求信号が出力され
ると、アンド回路１１の第１の入力端に加えられる。ま
たは演算オプションＢ側からメモリ要求信号が出される
と、アンド回路１２の第２の入力端に加えられる。した
がって、メモリビジー信号の発生時に、ＣＰＵＡ側ある
いは演算オプションＢ側のいずれか一方にメモリ要求信
号が出されると、フンド回路１１あるいはアンド回路１
２は入力条件が整い、その出力端に論理「１」を出力す
る。その結果、ノア回路１６の出力端は論理「０」とな
る。これにより、第３図Ｃに示すよに、ＦＦ１８の入力
はなくなり、第３図Ｂに示すように、ＦＦ１８の反転が
禁止され、その出力がなくなり、アンド回路１９，２０
はその入力条件が揃わなくなる。これにより、第３図Ｄ
、第３図Ｅに示すように、アンド回路１９，２０‘ま出
力しなくなり、ＣＰＵのマシンクロックおよび演算オプ
ションのマシンクロックはともに発生しなくなる。

この状態において、メモリビジー信号が消失すると、ア
ンド回路１１，１２はともに入力条件が整わなくなり、
その出力端はともに論理「０」となる。その結果、クロ
ック禁止回路１７の出力端、すなわち、ノア回路１６の
出力端には論理「１」を発生し、以下上記のマシンサイ
クルにロックをかける必要のない場合と同様になる。以
上のようにして、この発明では、ＣＰＵＡ側と演算オプ
ションＢ側のクロックを完全同期させることができ、両
者はマイクロステップのレベルで同期化して働くので、
演算オプションＢ側とＣＰＵＡ側との間のデータの授受
に際して、たとえば、第３ステップ目では、第１オペラ
ンドアドレスを、また、第６ステップ目では第２オペラ
ンドアドレスを受け渡すようなマイクロプログラム設計
上の簡単な約束を用いて両者の間の同期がとれるもので
ある。

したがって、従来の説明の欄でも述べたように、メモリ
アクセスで一方のみが待たされる場合には、メモリアク
セス後のデータ授受では、必ずハードウェアまたはマイ
クロプログラムにより同期をとり直す必要があるなどの
不都合が解消できることになる。以上詳述したように、
この発明のクロック同期化方式によれば、ＣＰＵ側およ
び演算オプション側にそれぞれアンド回路を設け、また
、ＣＰＵ側にはマシンサイクルにクロックをかける必要
のないときにはクロツク禁止回路の出力によりＦＦを基
本クロックごとに反転させて、ＣＰＵ側および演算オプ
ション側のアンド回路より同期したマシンサイクルのク
ロツクを発生させ、メモリビジー信号の発生時に、ＣＰ
Ｕ側あるいは演算オプション側よりメモリ要求信号が出
されたときにはクロック禁止回路によりＦＦの反転を禁
止させてＣＰＵ側および演算オプション側のマシンクロ
ツクを禁止するようにしたので、ごくわずかのハードウ
ェア量でＣＰＵおよび演算オプションのクロックを完全
同期させることができるものである。

【図面の簡単な説明】

第１図は従来のクロック同期化方式のブロック図、第２
図はこの発明のクロック同期化方式の一実施例を示す回
路図、第３図Ａないし第３図日まそれぞれ同実施例の動
作を説明するためのタイムチャートである。 Ａ・・・・・・ＣＰＵ側、Ｂ・・・・・・演算オプショ
ン「 １１〜１３，１９，２０・・・・・・アンド回路
、１６…・・・ノア回路、１７…・・・クロック禁止回
路、１８・・・・・・フリツプ・フロツプ回路。 第１図 第２図 第３図

Claims (1)

【特許請求の範囲】
1. １ 中央処理装置に接続されかつこの中央処理装置で使
   用される基本クロツク信号が供給される演算オプシヨン
   と、上記中央処理装置側に設けられメモリビジーのとき
   に上記中央処理装置または上記演算オプシヨンからメモ
   リ要求信号が発生するとクロツク禁止指令を出力するク
   ロツク禁止回路と、常時は上記中央処理装置と演算オプ
   シヨンに同期したマシンクロツクを出力し、上記クロツ
   ク禁止回路よりクロツク禁止指令が与えられることによ
   ってマシンクロツクの出力を停止する回路とよりなるク
   ロツク同期化方式。