JPS6069751A - 演算用レジスタのメモリ化制御方式 - Google Patents
演算用レジスタのメモリ化制御方式Info
- Publication number
- JPS6069751A JPS6069751A JP17725883A JP17725883A JPS6069751A JP S6069751 A JPS6069751 A JP S6069751A JP 17725883 A JP17725883 A JP 17725883A JP 17725883 A JP17725883 A JP 17725883A JP S6069751 A JPS6069751 A JP S6069751A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- register
- arithmetic
- address
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）０発明の技術分野
本発明はコンピュータの演算処理方式に係り、特に演算
用レジスタをメモリに置き替え制御する演算方式に関す
るものである。
用レジスタをメモリに置き替え制御する演算方式に関す
るものである。
（ｂ）、従来技術の問題点
第１図はレジスタ格納情報を使用してアドレスを算出す
る従来の演算処理の一実施例を示すブロック図である。
る従来の演算処理の一実施例を示すブロック図である。
図中、ｆは命令の機械語の操作部、ｒｌは命令の機械語
の演算レジスタ指定部、ｘ２は命令の機械語のインデッ
クス・レジスタ指定部、ｂ２は命令の機械語のベース・
レジスタ指定部、ｄ２は命令の機械語の番地指定部であ
る。又１はレジスタを選択する手段、２はレジスタＲＯ
−Ｒ１５から構成されるレジスタ群、３は演算を行う手
段、４はＨ算結果ａ ２を格納するバッファ、５はメモ
リの内容を格納するバッファ、６は中央処理装置（ＣＣ
）、７はメモリ装置（ＭＭ） 、８はメモリ装置７のア
ドレス・イメージである。
の演算レジスタ指定部、ｘ２は命令の機械語のインデッ
クス・レジスタ指定部、ｂ２は命令の機械語のベース・
レジスタ指定部、ｄ２は命令の機械語の番地指定部であ
る。又１はレジスタを選択する手段、２はレジスタＲＯ
−Ｒ１５から構成されるレジスタ群、３は演算を行う手
段、４はＨ算結果ａ ２を格納するバッファ、５はメモ
リの内容を格納するバッファ、６は中央処理装置（ＣＣ
）、７はメモリ装置（ＭＭ） 、８はメモリ装置７のア
ドレス・イメージである。
以下図に従ってレジスタ格納情報を使用してアドレスを
算出する従来の処理概要を説明する。
算出する従来の処理概要を説明する。
メモリ・アドレスａ２は下式により算出されていた。
ａ ２＝ （ｂ ２）、＋ （Ｘ ２） ＋ｄ ２即ち
、演算レジスタ指定部ｒ１、インデソクス・レジスタ指
定部ｘ２、及びベース・レジスタ指定部ｂ２の情報（０
〜１５）より該レジスタを選択する手段１に依って、レ
ジスタ群２のレジスタＲＯ〜Ｒ１５の内からインデック
ス・レジスタ指定部Ｘ２、ベース・レジスタ指定部ｂ２
用に夫々−個選択される。
、演算レジスタ指定部ｒ１、インデソクス・レジスタ指
定部ｘ２、及びベース・レジスタ指定部ｂ２の情報（０
〜１５）より該レジスタを選択する手段１に依って、レ
ジスタ群２のレジスタＲＯ〜Ｒ１５の内からインデック
ス・レジスタ指定部Ｘ２、ベース・レジスタ指定部ｂ２
用に夫々−個選択される。
此の様にして選択されたレジスタの情報、及び番地指定
部ｄ２の情報が演算を行う手段３（ＡＤＤ）に入力され
、前記の式 ％式％） により演算され、此の演算結果ａ２はバッファ４に格納
される。
部ｄ２の情報が演算を行う手段３（ＡＤＤ）に入力され
、前記の式 ％式％） により演算され、此の演算結果ａ２はバッファ４に格納
される。
次に此の演算結果ａ２によりメモリ装置７ （ＭＭ）に
アクセスしてメモリの内容を読み取り、バッファ５に格
納する。
アクセスしてメモリの内容を読み取り、バッファ５に格
納する。
此の様な従来の動作を行うに際し次に示す様な問題点が
ある。
ある。
］ｉ３Ｃレジスタ指定部ｒ１、インデックス・レジスタ
指定部ｘ２、及びベース・レジスタ指定部ｂ２は同一レ
ジスタ（０〜１５）を使用しているので、保存を必要と
する場合には並列して使用することは出来ない。
指定部ｘ２、及びベース・レジスタ指定部ｂ２は同一レ
ジスタ（０〜１５）を使用しているので、保存を必要と
する場合には並列して使用することは出来ない。
特に下表に示す様なレジスタの使用条件を持つシステム
の場合には、プログラム設計に支障を来していた。
の場合には、プログラム設計に支障を来していた。
表
可能、Ｘ印は使用不可能なものを表し、其の右に其の理
由を示しである。レジスタＲ６〜Ｒ１４は保存する必要
があり、レジスタＲ１５は常時破壊されるので使用不可
能である。
由を示しである。レジスタＲ６〜Ｒ１４は保存する必要
があり、レジスタＲ１５は常時破壊されるので使用不可
能である。
即ち使用可能なレジスタはＲＯ−Ｒ５のみであるが、此
れ等のレジスタに於いてもサブ・ルーチンの入出力情報
で固定的に使用される場合、更にベース用レジスタとし
て必要となる等の要因が発生して使用可能レジスタの数
は更に少なくなる。
れ等のレジスタに於いてもサブ・ルーチンの入出力情報
で固定的に使用される場合、更にベース用レジスタとし
て必要となる等の要因が発生して使用可能レジスタの数
は更に少なくなる。
プログラム規模が大きくなると必然的に固定ベース・レ
ジスタの数が大きくなり、使用可能レジスタの数が減少
する。此の為にプロググラム設計上、通常の処理ルート
以外にレジスタのセーブ・リカバリ処理が多くなり、誤
りを冒し易い原因となると云う欠点があった。
ジスタの数が大きくなり、使用可能レジスタの数が減少
する。此の為にプロググラム設計上、通常の処理ルート
以外にレジスタのセーブ・リカバリ処理が多くなり、誤
りを冒し易い原因となると云う欠点があった。
（Ｃ）０発明の目的
本発明の目的は従来技術の有する上記の欠点を除去し、
使用可能レジスタの数を増加させることが出来る演算用
レジスタのメモリ化制御方式を提供することである。
使用可能レジスタの数を増加させることが出来る演算用
レジスタのメモリ化制御方式を提供することである。
（ｄ）０発明の構成
上記の目的は本発明によれば、レジスタ格納情報を使用
してアドレスを算出する演算命令に於いて、演算情報を
格納する手段として前記レジスタ又はメモリの内偵れを
使用するかを指示する手段、前記指示に従い演算制御を
行う手段、前記メモリの使用を指示した場合の前記使用
メモリの先頭アドレスを設定する手段、及び前記アドレ
スより該当アドレスを選択する手段を設け、前記レジス
タの代替に前記指定メモリでも演算を可能とすることを
特徴とするアドレスを算出する演算用ｔ／レジスタメモ
リ化制御方式を提供することにより達成される。
してアドレスを算出する演算命令に於いて、演算情報を
格納する手段として前記レジスタ又はメモリの内偵れを
使用するかを指示する手段、前記指示に従い演算制御を
行う手段、前記メモリの使用を指示した場合の前記使用
メモリの先頭アドレスを設定する手段、及び前記アドレ
スより該当アドレスを選択する手段を設け、前記レジス
タの代替に前記指定メモリでも演算を可能とすることを
特徴とするアドレスを算出する演算用ｔ／レジスタメモ
リ化制御方式を提供することにより達成される。
（ｅ）０発明の実施例
第２図は本発明の一実施例を示すブロック図である。
図中、３″はメモリを使用指示した場合に演算を行う手
段、４゛はメモリを使用指示した場合の演算結果ａ２゛
を格納するバッファ、５゛はメモリを使用指示した場
合のメモリ内容を格納するバッファ、９はレジスタを使
用するかメモリを使用するかを指示する手段、１０はレ
ジスタを使用するかメモリを使用するかを切り替える切
替手段、１１はメモリを使用した場合のメモリの先頭ア
ドレスを設定するレジスタ、１２はメモリを使用した場
合の演算結果ａ２を演算制御する手段である。
段、４゛はメモリを使用指示した場合の演算結果ａ２゛
を格納するバッファ、５゛はメモリを使用指示した場
合のメモリ内容を格納するバッファ、９はレジスタを使
用するかメモリを使用するかを指示する手段、１０はレ
ジスタを使用するかメモリを使用するかを切り替える切
替手段、１１はメモリを使用した場合のメモリの先頭ア
ドレスを設定するレジスタ、１２はメモリを使用した場
合の演算結果ａ２を演算制御する手段である。
本発明に於いては、上記の様な回路、手段を追加し、ベ
ース・レジスタ指定部ｂ２の情報（０〜１５）をレジス
タの指定のみでなく、メモリの指定をも可能とする方式
である。
ース・レジスタ指定部ｂ２の情報（０〜１５）をレジス
タの指定のみでなく、メモリの指定をも可能とする方式
である。
仮にインデックス・レジスタ指定部ｘ２−５、ベース・
レジスタ指定部ｂ２−７、番地指定部ｄ２−９、先ｆｉ
−１１７ドレスを設定するレジスタ１１の内容（ＳＴＡ
ＲＴｂ ２） を２０とし、手段９をメモリ使用指示に
設定すると、手段９はレジスタを使用するかメモリを使
用するかを切り替える切替手段１０（切り替えスイッチ
〉を操作し、ベース・レジスタ指定部ｂ２の情報をメモ
リを使用指示した場合に演算を行う手段３″に送り、ａ
２は次の様に算出される。
レジスタ指定部ｂ２−７、番地指定部ｄ２−９、先ｆｉ
−１１７ドレスを設定するレジスタ１１の内容（ＳＴＡ
ＲＴｂ ２） を２０とし、手段９をメモリ使用指示に
設定すると、手段９はレジスタを使用するかメモリを使
用するかを切り替える切替手段１０（切り替えスイッチ
〉を操作し、ベース・レジスタ指定部ｂ２の情報をメモ
リを使用指示した場合に演算を行う手段３″に送り、ａ
２は次の様に算出される。
ａ ２− （２０＋ ７ ’２７番地のメモリの内容）
＋（レジスタ５の内容）＋９ 即ち、メモリを使用指示した場合に演算を行う手段３°
により ｂ２＋５ＴＡＲＴｂ２＝２７ が算出され、バッファ４′に格納される。
＋（レジスタ５の内容）＋９ 即ち、メモリを使用指示した場合に演算を行う手段３°
により ｂ２＋５ＴＡＲＴｂ２＝２７ が算出され、バッファ４′に格納される。
次にバッファ４′に格納されている内容（２７）をアド
レスとするメモリ８の内容がバッファ５゛に格納されて
前記情報が演算を行う手段３の入力情報となり、演算結
果ａ２が算出されて、バッファ４に入力され、此の演算
結果ａ２のアドレスに対応するメモリ８の内容が読み出
され、バッファ５に入力される。
レスとするメモリ８の内容がバッファ５゛に格納されて
前記情報が演算を行う手段３の入力情報となり、演算結
果ａ２が算出されて、バッファ４に入力され、此の演算
結果ａ２のアドレスに対応するメモリ８の内容が読み出
され、バッファ５に入力される。
第２図に於いて、レジスタを使用指示した場合に演算を
行う手段３とメモリを使用指示した場合に演算を行う手
段３′、レジスタを使用指示した場合の演算結果ａ２を
格納するバッファ４とメモリを使用指示した場合の演算
結果ａ２′を格納するバッファ４′、レジスタを使用指
示した場合のメモリの内容を格納するバッファ５とメモ
リを使用指示した場合のメモリ内容を格納するバッファ
５” は夫々一つ用意し、使用アドレスの演算を制御す
る手段１２により制御される。
行う手段３とメモリを使用指示した場合に演算を行う手
段３′、レジスタを使用指示した場合の演算結果ａ２を
格納するバッファ４とメモリを使用指示した場合の演算
結果ａ２′を格納するバッファ４′、レジスタを使用指
示した場合のメモリの内容を格納するバッファ５とメモ
リを使用指示した場合のメモリ内容を格納するバッファ
５” は夫々一つ用意し、使用アドレスの演算を制御す
る手段１２により制御される。
此の様にして従来技術によれば固定ベース用レジスタと
して使用することが不可能であった前表のレジスタＲ８
〜Ｒ１４を使用可能レジスタとして利用することが出来
る。
して使用することが不可能であった前表のレジスタＲ８
〜Ｒ１４を使用可能レジスタとして利用することが出来
る。
第２図はベース・レジスタ指定部ｂ２に本発明を適用し
たものを述べたが、同様にインデックス・レジスタ指定
部ｘ２に本発明を適用することも出来る。
たものを述べたが、同様にインデックス・レジスタ指定
部ｘ２に本発明を適用することも出来る。
第３図はベース・レジスタ指定部ｂ２、及びインデック
ス・レジスタ指定部Ｘ２に本発明を適用した場合の図で
あり、ベース・レジスタ指定部ｂ２、及びインデックス
・レジスタ指定部Ｘ２出カにスイッチ１０を夫々設け、
又先頭アドレスを設定するレジスタ１１ （ＳＴＡＲＴ
ｘ２）を追加する。
ス・レジスタ指定部Ｘ２に本発明を適用した場合の図で
あり、ベース・レジスタ指定部ｂ２、及びインデックス
・レジスタ指定部Ｘ２出カにスイッチ１０を夫々設け、
又先頭アドレスを設定するレジスタ１１ （ＳＴＡＲＴ
ｘ２）を追加する。
此の場合も第２図の説明の項で述べたと同様な手順によ
り動作する。
り動作する。
（ｆ）０発明の効果
以上詳細に説明した様に本発明によれば、使用可能レジ
スタの数を増加させることが出来る演算用レジスタのメ
モリ化制御方式を実現出来ると云う大きい効果がある。
スタの数を増加させることが出来る演算用レジスタのメ
モリ化制御方式を実現出来ると云う大きい効果がある。
【図面の簡単な説明】
第１図は従来の一実施例を示すブロック図である。
第２図は本発明の一実施例を示すブロック図である。
第３図はベース・レジスタ指定ｕｌｆ ｂ ２、インテ
ックス・レジスタ指定部ｘ２を本発明に適用した場合の
図である。 図中、ｆは命令の機械語の操作部、ｒｌは命令の機械語
の演算レジスタ指定部、ｘ２は命令の機械語のインテッ
クス・レジスタ指定部、ｂコろは命令の機械語のベース
・レジスタ指定部、ｄ２は命令の機械語の番地指定部で
ある。 又１はレジスタを選択する手段、２はレジスタＲＯ〜Ｒ
Ｉ５から構成されるレジスタ群、３は演算を行う手段、
３゛はメモリを使用指示した場合に演算を行う手段、４
は演算結果ａ２を格納するバッファ、４″ はメモリを
使用指示した場合の演算結果ａ２″を格納するバッファ
、５はメモリの内容を格納するバッファ、５”はメモリ
を使用指ボした場合のメモリ内容を格納するバッファ、
６は中央処理装置、７はメモリ装置、８はメモリ装置７
のアドレス・イメージ、９はレジスタを使用するかメモ
リを使用するかを指示する手段、１０はレジスタを使用
するかメモリを使用するかを切り替える切替手段、１１
はメモリを使用した場合のメモリの先頭アドレスを設定
するレジスタ、１２はメモリを使用した場合の演算結果
ａ２を演算制御する手段である。 寥 １ 日 奉 ２ 図
ックス・レジスタ指定部ｘ２を本発明に適用した場合の
図である。 図中、ｆは命令の機械語の操作部、ｒｌは命令の機械語
の演算レジスタ指定部、ｘ２は命令の機械語のインテッ
クス・レジスタ指定部、ｂコろは命令の機械語のベース
・レジスタ指定部、ｄ２は命令の機械語の番地指定部で
ある。 又１はレジスタを選択する手段、２はレジスタＲＯ〜Ｒ
Ｉ５から構成されるレジスタ群、３は演算を行う手段、
３゛はメモリを使用指示した場合に演算を行う手段、４
は演算結果ａ２を格納するバッファ、４″ はメモリを
使用指示した場合の演算結果ａ２″を格納するバッファ
、５はメモリの内容を格納するバッファ、５”はメモリ
を使用指ボした場合のメモリ内容を格納するバッファ、
６は中央処理装置、７はメモリ装置、８はメモリ装置７
のアドレス・イメージ、９はレジスタを使用するかメモ
リを使用するかを指示する手段、１０はレジスタを使用
するかメモリを使用するかを切り替える切替手段、１１
はメモリを使用した場合のメモリの先頭アドレスを設定
するレジスタ、１２はメモリを使用した場合の演算結果
ａ２を演算制御する手段である。 寥 １ 日 奉 ２ 図
Claims (1)
- レジスタ格納情報を使用してアドレスを算出する演算命
令に於いて、演算情報を格納する手段として前記レジス
タ又はメモリの白河れを使用するかを指示する手段、前
記指示に従い演算制御を行う手段、前記メモリの使用を
指示した場合の前記使用メモリの先頭アドレスを設定す
る手段、及びＡｉ前記アドレスより該当アドレスを選択
する手段を設け、前記レジスタの代替に前記指定メモリ
でも／ｉｉｆ算を可能とすることを特徴とするアドレス
を算出する演算用レジスタのメモリ化制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17725883A JPS6069751A (ja) | 1983-09-26 | 1983-09-26 | 演算用レジスタのメモリ化制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17725883A JPS6069751A (ja) | 1983-09-26 | 1983-09-26 | 演算用レジスタのメモリ化制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6069751A true JPS6069751A (ja) | 1985-04-20 |
Family
ID=16027925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17725883A Pending JPS6069751A (ja) | 1983-09-26 | 1983-09-26 | 演算用レジスタのメモリ化制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6069751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0642886U (ja) * | 1992-11-18 | 1994-06-07 | コベルコ建機エンジニアリング株式会社 | 作業車用のハイキャブ |
-
1983
- 1983-09-26 JP JP17725883A patent/JPS6069751A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0642886U (ja) * | 1992-11-18 | 1994-06-07 | コベルコ建機エンジニアリング株式会社 | 作業車用のハイキャブ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6069751A (ja) | 演算用レジスタのメモリ化制御方式 | |
| JPH0285941A (ja) | データ処理システム | |
| JPS6058487B2 (ja) | デ−タ処理装置 | |
| JPS5850383B2 (ja) | 情報処理装置 | |
| JPS63174145A (ja) | デ−タ処理装置 | |
| JPS60134937A (ja) | アドレス拡張装置 | |
| JPS63245743A (ja) | メモリアクセス方式 | |
| JPS5814253A (ja) | 中央処理装置の割込方式 | |
| JPH0442328A (ja) | 情報処理装置の割り込み制御方式 | |
| JPS6220034A (ja) | プログラム状態語切換制御方式 | |
| JPS6041766B2 (ja) | マイクロプログラム制御装置 | |
| JP2581298B2 (ja) | メモリアクセス権情報供給機構 | |
| JPS6353650A (ja) | 計算機 | |
| JPH04205031A (ja) | マイクロコンピュータ | |
| JPS60262244A (ja) | デ−タ処理装置 | |
| JPS6310254A (ja) | 情報処理装置 | |
| JPS63153655A (ja) | メモリアクセス制御方式 | |
| JPS62256039A (ja) | マイクロプログラム制御装置 | |
| JPS595355A (ja) | 仮想スタツクのアクセス制御方式 | |
| JPS6036615B2 (ja) | メモリ制御方式 | |
| JPH05274144A (ja) | 情報処理装置 | |
| JPS62242239A (ja) | デ−タ転送方式 | |
| JPS6222149A (ja) | プロセス切り換え方式 | |
| JPS61187052A (ja) | 仮想記憶システムにおける一括ペ−ジング方式 | |
| JPS5857688A (ja) | 動的アドレス変換制御方式 |