JPS607160A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS607160A
JPS607160A JP58114814A JP11481483A JPS607160A JP S607160 A JPS607160 A JP S607160A JP 58114814 A JP58114814 A JP 58114814A JP 11481483 A JP11481483 A JP 11481483A JP S607160 A JPS607160 A JP S607160A
Authority
JP
Japan
Prior art keywords
stage
wire
semiconductor element
lead
leads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58114814A
Other languages
English (en)
Inventor
Yukinori Ishizawa
石沢　幸則
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP58114814A priority Critical patent/JPS607160A/ja
Publication of JPS607160A publication Critical patent/JPS607160A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/581—Auxiliary members, e.g. flow barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 本発明は半導体装置に係り、特に樹脂封止型半導体装置
の多ビン化構造に関するものである。
（ｂ）　従来技術と問題侭 現在半導体装置は益々高密度化、微細化が進められてい
る。それに伴なって半導体素子を収納すルド型をとわず
鼎求されている。″ 本発明は北記モールド型半導体装置の多ビン化構造に関
するものであり、樹脂モールトイ１！！半導体装置にお
いて用いられるリードフレームのリードビン数はフレー
ム形成技術、ワイヤボンデング技術に関係して従来のリ
ードフレームにおいては限界がある。
第１図に従来のリードフレームの要部平＋ｆＩｉ図を示
す。同図において１は半４体素子搭戦用ステージ、２は
該ステージの周囲に延在する複数のリードを示しステー
ジ１の中心より半径ｒ（通常約８＋ｎｍ　）にそって定
間隔にステージ１に向って配設され、ステージｌ上に半
導体素子（図示せず）Ｊ：、の配線用電極と複数のり一
ド２との間を金細線の金属ワイヤ（図示せず）で接続さ
れている。
ところで第２図に示すように半導体素子搭載用ステージ
１１を中心として半径２ｒの線上にそって第１図に示し
たと同様に定間隔に同寸法の複数のり一ド１２をステー
ジ１１の中心に向って配設倍のリ−ＩＳＬ　２が設けら
れることは明らかである。
しかしながらステージ１１上に接着された半導１杢素子
（図示せず）北の配線用成極とリード１２Ｉｆｆ］の金
属ワイヤで接続する距離が倍になるため、組立時におい
てワイヤループ（Ｗｉ、ｒｅ　Ｌ○○ｐ）タレや、組立
完了后の樹脂モールド封止工程におけるワイへ１フロー
によるワイヤ相互の接触又は断線などの事故の原因とな
るためワイヤの長さにも１沢界（約８　ｍｍ　）があっ
た。
（Ｑ）　発明の目的 本究明の目的はかかる問題点に鑑みなされたものでワイ
ヤループタレ及び樹脂モールド時のワイヤフローの問題
を解決してリードの多ビン化の構造を有する半導体装置
の提供にある。
（ｄ、）　発明の構成 その目的を構成するため本発明の半導体装置は半導体素
子を搭載するステージと、その周囲に延在する複数のリ
ードとを具備し、前記ステージとに半導体素子を接着し
、該半尋昨素子旧の電極と、前記リードとの間をワイヤ
で接続するとともに、−ルドした構成からなり、ｍＪ記
ステージの周縁部に、前記ワイヤ相互の接触を防止する
絶縁部材が配設されてなることを特徴とする。
（ｅ）　発明の実施例 以ｆ本発明の実施例について図面を参照して具陳的に説
明する。第８図（ａ）乃至（Ｃ）は本発明の一実施例を
説明するだめの要部分解斜視図を示し、第８図ｔａ）は
絶縁部材よりなる絶縁カード２１、同図（ｂ）は半導体
素子搭載用ステージ２２、同図（Ｑ）は該ステージ２２
の周囲に延在する複数のリード２８を示している。
前記絶縁カード２１は厚さ０．２５印のポリイミド樹脂
で作成されており、該絶縁カード２１Ｊ：、に所要数の
アルミパッド（ＡｄＰａｃｉ　）　２１−１が図示した
ように形成され、ステージ２２の周縁部に接着材により
Ｍ”されている。該ステージ２２の周囲には半径２ｒ（
約６　＃７．）の線にそって複数のリード２Ｂが所望の
定間隔にステージ２２の中心に向って自己役されている
。
北を己のように１億成されたリードフレームのステージ
２２上に第８図（Ｃ１，）に示す如く半導体素子２４を
接着し、該半導体素子２４の配線弔電ｆｊｉｉ２４−１
から絶縁力ｔ’　２１　上ノＡｊｌ’Ｐａｄ　２１−１
１７）　一端に金属ワイヤ２５でボンデングして接続し
、更に引続いてＡｌＰａｄ　２　Ｌ　−１の曲の一端よ
りリード（ｍｌ脂封止后切断加工され外部リード端子と
なる）２８に金属ワイヤ２６で接続する。尚半！＃本素
子２４の中心からＡｌＰａｄ迄の距離はｒ（約８　ｍｍ
　）に設定しである。
かかる構造にすれば組立時のワイヤフロープタレや樹脂
モールド時におけるワイヤフローを防止することができ
、半導体素子２４中心より従来のリードまでの距離ｒに
比べて２ｒまで延長できるため外部リードの多ビン化が
従来に比べて倍にすることが可能となる。
次いで第４図に簡の実施例について説明する。
′ｆＪ４図（ａ）乃至（Ｃ）は本発明の曲の実施例の要
部分解斜視図を示す。第４図（ａ）は絶縁部材よりなる
絶縁３２、同図（Ｑ）は該ステージの周囲に延在する複
数のり一ド８８を示す。
前記絶縁リング３１は図示したようにリング上面に金属
ワイヤを支える切り溝が所要敷設けられテオリ、ステー
ジ８２０周縁部に接合されている。
その周囲に第３図と同様に半径２ｒ（約６７７Ｚ、）の
線とにそって複数のリード８８が所望の定間隔に該ステ
ージ８２の中心に向って配設されている。
かかる構造のリードフレームを用いて半導体素子を組立
てる場合には第４図（（１）に示すようにステージ８２
Ｊ１に半導体素子８４を接着し、該半導体素子８４の配
線用＠極８４−１より絶縁リング８１の切り溝を介して
金属ワイヤ８５によってリード８８（樹脂封止層切断加
工され外部リード端子となる）に接続される。又半導体
素子８４の中心から絶縁リングの切り溝迄の距離はｒ（
約８　＋ｎｍ　）に設定しである。尚第４図ｆｅ）は第
４図（Ｑ）におけるＡ−Ａ断面図を示し金属ワイヤ８５
は絶縁リング８１によって４？Ｊｔされている。該絶縁
リング８１は表金属ワイヤ３５が芋７支されているため
、ワイヤループタレや樹脂モールド時のワイヤフローカ
防１卜することができ、かつ多ビン化が可能となる。
以」二のようにＰｔ４成されたリードツレ−ムラ通常の
樹脂封止工程によって半導体素子及びワイヤ接続部を包
含して樹脂モールドすれば半導体装１１ケが完成する。
（ｆ）＠明の効果 以北説明したように７１１：発明によればワイヤループ
タレと樹脂モールド時のワイヤフローを防止して樹脂封
止型半導体装置の多ビン化の構造を有する半導体装置を
うろことが可能となり製品の性能向と、小形化に大きな
効果がある。
【図面の簡単な説明】
第１図及び第２図は従来装置を説明するだめの要部概略
（′７４成図、第８図は本発明の一実施例を説明するた
めの要部分解斜視図、第４図は本発明の曲の実施例を説
明するための警部分解斜視図である。 図において、２１．８１は絶縁部材、２２．ｉ３２は半
４体素子搭載用ステージ、２８．８８は該ヌデージ２２
．３２の周囲に延在する複数のリード、２４．８４は半
導体素子、２４−１．８４−１は配線用電極、２５，２
６．８５は金属ワイヤを示す。

Claims (1)

    【特許請求の範囲】
  1. 半導体素子を搭載するステージとその周囲に延在する複
    数のリードとを具備し、前記ステージ上に半４体素子を
    接着し、該半４体素子上の電極と、前記リードとの間を
    ワイヤで接続するとともに、前記半導体素子及びワイヤ
    接続部全包含し、樹脂モールドした構成からなり、前記
    ステージの周縁部に、ＦＩ前記ワイヤ相互の接触を防止
    する絶縁部材が配設されてなることを特徴とする半導体
    装置。
JP58114814A 1983-06-24 1983-06-24 半導体装置 Pending JPS607160A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58114814A JPS607160A (ja) 1983-06-24 1983-06-24 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58114814A JPS607160A (ja) 1983-06-24 1983-06-24 半導体装置

Publications (1)

Publication Number Publication Date
JPS607160A true JPS607160A (ja) 1985-01-14

Family

ID=14647346

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58114814A Pending JPS607160A (ja) 1983-06-24 1983-06-24 半導体装置

Country Status (1)

Country Link
JP (1) JPS607160A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4754317A (en) * 1986-04-28 1988-06-28 Monolithic Memories, Inc. Integrated circuit die-to-lead frame interconnection assembly and method
JPH0357935U (ja) * 1989-10-09 1991-06-05
US5468993A (en) * 1992-02-14 1995-11-21 Rohm Co., Ltd. Semiconductor device with polygonal shaped die pad

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54128673A (en) * 1978-03-29 1979-10-05 Kyushu Nippon Electric Semiconductor
JPS5624958A (en) * 1979-08-07 1981-03-10 Nec Kyushu Ltd Lead frame for semiconductor device
JPS57114263A (en) * 1981-01-07 1982-07-16 Toshiba Corp Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54128673A (en) * 1978-03-29 1979-10-05 Kyushu Nippon Electric Semiconductor
JPS5624958A (en) * 1979-08-07 1981-03-10 Nec Kyushu Ltd Lead frame for semiconductor device
JPS57114263A (en) * 1981-01-07 1982-07-16 Toshiba Corp Semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4754317A (en) * 1986-04-28 1988-06-28 Monolithic Memories, Inc. Integrated circuit die-to-lead frame interconnection assembly and method
JPH0357935U (ja) * 1989-10-09 1991-06-05
US5468993A (en) * 1992-02-14 1995-11-21 Rohm Co., Ltd. Semiconductor device with polygonal shaped die pad

Similar Documents

Publication Publication Date Title
JP2814233B2 (ja) チップサイズ半導体パッケージの製造方法およびそれに用いるリードフレーム
JPH08255862A (ja) リードフレーム、樹脂封止型半導体装置、その製造方法及び該製造方法で用いる半導体装置製造用金型
KR950030328A (ko) 반도체 장치 및 그 제조방법과 리드프레임
US3698073A (en) Contact bonding and packaging of integrated circuits
JPS607160A (ja) 半導体装置
JPH01161743A (ja) 半導体装置
JPH04233244A (ja) 集積回路アセンブリ
US5728247A (en) Method for mounting a circuit
US6762490B2 (en) Semiconductor device and method for producing the same
JPH0287637A (ja) 半導体集積回路装置の製造方法
JPS63122159A (ja) 半導体装置
JPH0936300A (ja) 半導体装置およびその製造方法
JP2702182B2 (ja) 半導体装置およびその製造方法
JPS61161730A (ja) 半導体装置
JPS63288029A (ja) 樹脂封止型半導体装置
JPH04106941A (ja) 樹脂封止型半導体装置
JPH031551A (ja) 樹脂封止型半導体装置
KR0184447B1 (ko) 본딩테이프의 구조
JPH0493055A (ja) ２端子型半導体装置
JPH05335365A (ja) 半導体装置の製造方法及び半導体装置
JP2765124B2 (ja) リードフレーム
JPH02220466A (ja) 樹脂封止型半導体装置用リードフレーム及びその製造方法
JPS62128550A (ja) 半導体装置用リ−ドフレ−ム
JPH05218273A (ja) 樹脂封止型半導体装置及びそれに用いる半導体チップの製造方法
JPS62259462A (ja) 半導体装置のリ−ドフレ−ムおよびその製造方法