JPS607228A - 半導体論理回路 - Google Patents
半導体論理回路Info
- Publication number
- JPS607228A JPS607228A JP58114562A JP11456283A JPS607228A JP S607228 A JPS607228 A JP S607228A JP 58114562 A JP58114562 A JP 58114562A JP 11456283 A JP11456283 A JP 11456283A JP S607228 A JPS607228 A JP S607228A
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- mosfet
- drain
- amplification factor
- current amplification
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯＳＦＥＴ （以下ＭＯＳ ）ランジスクと
いう）で構成した半導体論理回路に関する。
いう）で構成した半導体論理回路に関する。
従来ｒ２Ｌ（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏ
ｎ Ｌｏｇｉｃ）及びＳＴＬ（Ｓｃｈｏｔｔｋｙ Ｔｒ
ａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）はパイポーラトランジ
スタを用いたものであり、電流駆動型であった。従って
電流増幅率βが小さいと高速動作は望めない。しかしＩ
２ Ｌはその構造上βを大きくすることは限界があり、
高速化が難しいものであった。
ｎ Ｌｏｇｉｃ）及びＳＴＬ（Ｓｃｈｏｔｔｋｙ Ｔｒ
ａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）はパイポーラトランジ
スタを用いたものであり、電流駆動型であった。従って
電流増幅率βが小さいと高速動作は望めない。しかしＩ
２ Ｌはその構造上βを大きくすることは限界があり、
高速化が難しいものであった。
本発明は上記実情に鑑みてなされたもので、Ｉ２ＬにＭ
ＯＳＦＥＴを加えた形として′電流増幅率を高め、高速
動作を可能にした半導体論理回路を提供しようとするも
のである。
ＯＳＦＥＴを加えた形として′電流増幅率を高め、高速
動作を可能にした半導体論理回路を提供しようとするも
のである。
〔発明の１既要〕
本発明は、上記目的を達成するため、ケ゛−トと基板を
共通接続した負イｄス用ＰチＶネルＭＯＳトランジスタ
のケ９−トをアースに接続し、ソースを′電源に接続し
、ドレインを入力端子に接続すると共に、ケ゛−トと基
板を共通接続した駆動用ＮチャネルＭＯ８ｌ−ランジス
タのダートに接続し、前記駆動用ＭＯ８ｌ−ランジスタ
のソースはアースに接続し、ドレインは出力に接続した
ものである０ 〔発明の実施例〕 以下図面全参照して本発明の一実施例を説明する。第１
図に示される如くケ９−トと基板全共通接続した負荷用
ＰチャネルＭＯＳトランジスタＭ、のダートをアースに
接続し、ソースを電源Ｖｃｃに接続し、ドレインを入力
端ＩＮに接続すると共Ｖこ、ダートと基板を共通接続し
た駆動用ＮチャネルＭＯ３＋−ランジスタＭ２のｒ−ト
に接続スル。このトランジスタＭ２のソースは電源Ｖｓ
ｓ （Ｔ−ス）に接続し、１１／インは出力端ＯＵＴに
接続する。第２図は第１図の論理回路の集積回路断面図
で、ＩはＮ−型層、２はＰ−型層。
共通接続した負イｄス用ＰチＶネルＭＯＳトランジスタ
のケ９−トをアースに接続し、ソースを′電源に接続し
、ドレインを入力端子に接続すると共に、ケ゛−トと基
板を共通接続した駆動用ＮチャネルＭＯ８ｌ−ランジス
タのダートに接続し、前記駆動用ＭＯ８ｌ−ランジスタ
のソースはアースに接続し、ドレインは出力に接続した
ものである０ 〔発明の実施例〕 以下図面全参照して本発明の一実施例を説明する。第１
図に示される如くケ９−トと基板全共通接続した負荷用
ＰチャネルＭＯＳトランジスタＭ、のダートをアースに
接続し、ソースを電源Ｖｃｃに接続し、ドレインを入力
端ＩＮに接続すると共Ｖこ、ダートと基板を共通接続し
た駆動用ＮチャネルＭＯ３＋−ランジスタＭ２のｒ−ト
に接続スル。このトランジスタＭ２のソースは電源Ｖｓ
ｓ （Ｔ−ス）に接続し、１１／インは出力端ＯＵＴに
接続する。第２図は第１図の論理回路の集積回路断面図
で、ＩはＮ−型層、２はＰ−型層。
３はトランジスタＭｌのソースとなるＰ＋型層。
４はトランジスタＭｌのドレインとｆ、ｆるＰ４型層。
５はトランジスタＭ２のドレインとなるＮ＋ｉ１゜６は
トランジスタＭ２のソースとなる炉型層である。
トランジスタＭ２のソースとなる炉型層である。
上記負荷用Ｐチャネル型トランジスタＭ、はエンハンス
メント型であるが、そのしきい値電圧ｌ ＶＴｌ＋１１
はソース、基板間のＰＮ接合のビルトインポテンシャル
ｖＦＢ１より充分小さいものとする。上記駆動用Ｎチャ
ネル型トランジスタＭ２はエンハンスメント型であるが
、そのし央い値゛電圧Ｉ Ｖ丁）＋２１はソース、基板
間のＰＮ接合のビルトインポテンシャルＶＦＢ２より充
分小さいものとする。即ち Ｏ＜ｌ ＶＴＨｌ １ ＜ Ｖｒｎ＋ ０≦ｌ ＶＴＩ＋２１ ＜ Ｖｒｎ２ ゛の関係とする。しかしてＭＯＳ Ｉ−ランジスダＭ１
は、ケ°−ト、ソース間の電圧（しきい値電圧）がソー
ス、基板間のＰＮ接合のビルトインポテンシャルＶＦＩ
Ｉより低い領域で非常に大きな電流増幅率βＭ１（βＭ
１ ＝ ＩＤＳ ／ Ｉｏｓ’ ） ”ｒ：もっ。トラ
ンジスタＭ２についても同様である。またＭＯＳトラン
ジスタＭ１はソース、基板、ドレインをそれぞれエミッ
タ、ベース、コレクタとするＰＮＰ ｌ−ランジスタで
ある。ＭＯＳ ｌ−ランジスタＭ１のバイポーラトラン
ジスタとしての電流増幅率をβＢ１とすれば、ＭＯＳト
ランジスタＭ、の電流増幅率β１はβ１ ：βＭ１＋β
Ｂ１ ”となる。ＭＯＳ ＋−ランジスダＭ２に関して
も同様にしてその電流増幅率β２はβ２＝βＭ２＋βＢ
２＃となる。
メント型であるが、そのしきい値電圧ｌ ＶＴｌ＋１１
はソース、基板間のＰＮ接合のビルトインポテンシャル
ｖＦＢ１より充分小さいものとする。上記駆動用Ｎチャ
ネル型トランジスタＭ２はエンハンスメント型であるが
、そのし央い値゛電圧Ｉ Ｖ丁）＋２１はソース、基板
間のＰＮ接合のビルトインポテンシャルＶＦＢ２より充
分小さいものとする。即ち Ｏ＜ｌ ＶＴＨｌ １ ＜ Ｖｒｎ＋ ０≦ｌ ＶＴＩ＋２１ ＜ Ｖｒｎ２ ゛の関係とする。しかしてＭＯＳ Ｉ−ランジスダＭ１
は、ケ°−ト、ソース間の電圧（しきい値電圧）がソー
ス、基板間のＰＮ接合のビルトインポテンシャルＶＦＩ
Ｉより低い領域で非常に大きな電流増幅率βＭ１（βＭ
１ ＝ ＩＤＳ ／ Ｉｏｓ’ ） ”ｒ：もっ。トラ
ンジスタＭ２についても同様である。またＭＯＳトラン
ジスタＭ１はソース、基板、ドレインをそれぞれエミッ
タ、ベース、コレクタとするＰＮＰ ｌ−ランジスタで
ある。ＭＯＳ ｌ−ランジスタＭ１のバイポーラトラン
ジスタとしての電流増幅率をβＢ１とすれば、ＭＯＳト
ランジスタＭ、の電流増幅率β１はβ１ ：βＭ１＋β
Ｂ１ ”となる。ＭＯＳ ＋−ランジスダＭ２に関して
も同様にしてその電流増幅率β２はβ２＝βＭ２＋βＢ
２＃となる。
以上から分るように本発明の回路は、従来のＩ２Ｌに比
較してそれぞれのトランジスタが大きな電流増幅率をも
つため、高速な論理回路を構成することができる。また
しきい値電圧を低くして動作させられるから、この回路
の電源マー・シンが広くｆλるものである。
較してそれぞれのトランジスタが大きな電流増幅率をも
つため、高速な論理回路を構成することができる。また
しきい値電圧を低くして動作させられるから、この回路
の電源マー・シンが広くｆλるものである。
下記に第１図の回路の動作衣を示す。
第３図は本発明の他の実施例で、駆動用ＭＯＳトランジ
スタＭ、、Ｍ２ｉ並列接続して出力がＯＵＴ ｌ、 Ｏ
ＵＴ ２の２個とれるようにしたものである。第４図は
第３図の集積回路断面図、第５１矧は第４図の構成の・
やターン平面図である。
スタＭ、、Ｍ２ｉ並列接続して出力がＯＵＴ ｌ、 Ｏ
ＵＴ ２の２個とれるようにしたものである。第４図は
第３図の集積回路断面図、第５１矧は第４図の構成の・
やターン平面図である。
以上説明した如く本発明によれば、各ＭＯ８トランジス
タが大きな電流増幅率をもつため、高速動作が可能とな
ろなどの利点を有した半導体論理回路が提供できるもの
である。
タが大きな電流増幅率をもつため、高速動作が可能とな
ろなどの利点を有した半導体論理回路が提供できるもの
である。
第１図は本発明の一実施例を示す回路図、第２図は同回
路の集積回路断面図、第３図は本発明の他の実施例を示
す回路図、第４図は同回路の集積回路断面図、第５図は
同回路の・やクーン平面図である。 Ｍ、−・・負荷ＭＯ８ＦＥＴ 、 Ｍ２・・・駆動ＭＯ
３ＦＥＴ 。 Ｖｃｃ・・・電源、ＶＳＳ・・・アース、ＩＮ・・・入
力、ＯＵＴ・・・出力、Ｉ・・・Ｎ一層、２・・・Ｐ一
層、３，４・・・１層、５．６・・・Ｎ＋層。 出願人代理人 井理士 鈴 江 武 彦第１図 第２図 第３図 Ｖｃｃ 第４Ｐ１ 第５図 ０ＬＩＴ＋ ＯＵＴ２
路の集積回路断面図、第３図は本発明の他の実施例を示
す回路図、第４図は同回路の集積回路断面図、第５図は
同回路の・やクーン平面図である。 Ｍ、−・・負荷ＭＯ８ＦＥＴ 、 Ｍ２・・・駆動ＭＯ
３ＦＥＴ 。 Ｖｃｃ・・・電源、ＶＳＳ・・・アース、ＩＮ・・・入
力、ＯＵＴ・・・出力、Ｉ・・・Ｎ一層、２・・・Ｐ一
層、３，４・・・１層、５．６・・・Ｎ＋層。 出願人代理人 井理士 鈴 江 武 彦第１図 第２図 第３図 Ｖｃｃ 第４Ｐ１ 第５図 ０ＬＩＴ＋ ＯＵＴ２
Claims (2)
- （１） ドレイン、ケ°−１・、ソース及び基板ｅ有す
る第１導電型の第１のＭＯＳＦＥＴと、ドレイン。 ケ°−ト、ソース及び基板を有する第２導電型の第２の
ＭＯＳＦＥＴと、デジタル論理信号を受けとる入力部と
、前記第２のＭＯＳＦＥＴのドレインに接続される出力
部と、前記第１のＭＯＳＦＥＴのソースに接続される電
源と、前記第１のＭＯＳＦＥＴのドレイン及び前記第２
のＭＯＳＦＥＴのダートと基板を前記入力部に接続する
手段と、前記第１のＭＯＳＦＥＴのゲート及び基板を前
記第２のＭＯＳＦＥＴのソースに接続する手段と、前記
Ｆ２のＭＯＳＦＥＴのソースをアースに接続する手段と
を具備したことを特徴とする半導体論理回路。 - （２） ｆｆ１Ｈｉ：ｆｆｉ １１ ｍ ２ ノＭｏ５
ＦａＴ（７） Ｌキイ値’ｆｌＥ圧ｌ Ｖ丁＋１１１
、 ｌ ＶＩＩ＋２１ ハ、前記それぞれＯＭＯＳＦＥ
Ｔ ＋７）ソース、基板間のＰＮ接合のビルトインポテ
ンシャルＶＦＢ＋ 、 ＶＦＢ２より充分小さく０ ＜
、 ｌ Ｖ丁Ｈ１１＜ Ｖｒｎｌｏ く ｌ ＶＴ１１
２ １ ＜ ＶＦＢ２の関係を有していること全特徴と
する特許請求の範囲第１項に記載の半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114562A JPS607228A (ja) | 1983-06-25 | 1983-06-25 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114562A JPS607228A (ja) | 1983-06-25 | 1983-06-25 | 半導体論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607228A true JPS607228A (ja) | 1985-01-16 |
| JPH0430766B2 JPH0430766B2 (ja) | 1992-05-22 |
Family
ID=14640914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114562A Granted JPS607228A (ja) | 1983-06-25 | 1983-06-25 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607228A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61185972A (ja) * | 1985-02-13 | 1986-08-19 | Nec Corp | Ｍｉｓトランジスタの動作方法及びｍｉｓトランジスタの構造及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS535585A (en) * | 1976-07-05 | 1978-01-19 | Nippon Gakki Seizo Kk | Semiconductor ic unit |
-
1983
- 1983-06-25 JP JP58114562A patent/JPS607228A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS535585A (en) * | 1976-07-05 | 1978-01-19 | Nippon Gakki Seizo Kk | Semiconductor ic unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61185972A (ja) * | 1985-02-13 | 1986-08-19 | Nec Corp | Ｍｉｓトランジスタの動作方法及びｍｉｓトランジスタの構造及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430766B2 (ja) | 1992-05-22 |
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