JPS6072320A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
- Publication number
- JPS6072320A JPS6072320A JP58179877A JP17987783A JPS6072320A JP S6072320 A JPS6072320 A JP S6072320A JP 58179877 A JP58179877 A JP 58179877A JP 17987783 A JP17987783 A JP 17987783A JP S6072320 A JPS6072320 A JP S6072320A
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- Japan
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- output
- input
- stage
- changes
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本品明は、限られた信号振幅を持つ入力信号をＭＯ＄レ
ベルに高速変換するＭＯ５型人カバ７７１回路に関する
。
ベルに高速変換するＭＯ５型人カバ７７１回路に関する
。
従来技術と問題点
ＭＯ３型築積回路では内部のゲート回路は通常５■であ
る電源Ｖｃｃで動作し、入出力信号は０．５Ｖ間で変る
ので振幅は５ｖである。か＼る集積回路へ入力信号を与
える他の集積回路がバイポーラ型であるとその出力振幅
はＴＴＬレベルであり、これは０，３．５Ｖ間で変り、
そのＯＶ、３．５Ｖも多少変動するので最も狭い所をと
ると０．８〜２．ＯＶ、振幅では１．２Ｖ程度になる。
る電源Ｖｃｃで動作し、入出力信号は０．５Ｖ間で変る
ので振幅は５ｖである。か＼る集積回路へ入力信号を与
える他の集積回路がバイポーラ型であるとその出力振幅
はＴＴＬレベルであり、これは０，３．５Ｖ間で変り、
そのＯＶ、３．５Ｖも多少変動するので最も狭い所をと
ると０．８〜２．ＯＶ、振幅では１．２Ｖ程度になる。
ＭＯＳ集積回路の周辺にはか−る小振幅入力信号を受け
てそれをＭＯＳレベルに変換する入カバソファが設けら
れ、第１図にその一例を示す。
てそれをＭＯＳレベルに変換する入カバソファが設けら
れ、第１図にその一例を示す。
第１図でＱＡ ＋、ＱＡ３はｐチャネ／Ｌ／ＭＯ３ＦＥ
Ｔ、ＱＡ２．ＱＡ４はｎチャネルＭＯ３ＦＥＴで、Ｑ
Ａ’ ＋はゲートドレイン間が短絡されて抵抗として働
らくようにされ、ＱＡ２はゲートに入力電圧Ｖｉを受け
負荷トランジスタＱＡ＋と共に第１のインバータを構成
する。ＱＡ３とＱＡａはＣＭＯＳインバータを構成する
。入力ＶｉがＨ（ハイ）レベルのとき第１のインバータ
の出力Ａ１はＬ（ロー）レベル、第２のインバータの出
力Ａ２はＨレベルとなり、これら２段のインバータで入
力Ｖｉと同相の出力Ａ２を生じ、該出力Δ２の振幅はＡ
２がＨ即ちＱＡ３オン、Ｑ Ａ ４オフのときＶＣＣ，
Ａ２がＬ即ちＱＡ３がオフ、ＱＡ−ａがオンのときグラ
ンドレベ；しであるから８亥Ｖｃｃ、通電は５■である
。入力ＶｉはＱＡ２が、次段インバータをオンオフさせ
る出力Δ１を生じる程度に不完全ながらもオンオフする
ものであればよく、前記のＴＴＬレベルで充分である。
Ｔ、ＱＡ２．ＱＡ４はｎチャネルＭＯ３ＦＥＴで、Ｑ
Ａ’ ＋はゲートドレイン間が短絡されて抵抗として働
らくようにされ、ＱＡ２はゲートに入力電圧Ｖｉを受け
負荷トランジスタＱＡ＋と共に第１のインバータを構成
する。ＱＡ３とＱＡａはＣＭＯＳインバータを構成する
。入力ＶｉがＨ（ハイ）レベルのとき第１のインバータ
の出力Ａ１はＬ（ロー）レベル、第２のインバータの出
力Ａ２はＨレベルとなり、これら２段のインバータで入
力Ｖｉと同相の出力Ａ２を生じ、該出力Δ２の振幅はＡ
２がＨ即ちＱＡ３オン、Ｑ Ａ ４オフのときＶＣＣ，
Ａ２がＬ即ちＱＡ３がオフ、ＱＡ−ａがオンのときグラ
ンドレベ；しであるから８亥Ｖｃｃ、通電は５■である
。入力ＶｉはＱＡ２が、次段インバータをオンオフさせ
る出力Δ１を生じる程度に不完全ながらもオンオフする
ものであればよく、前記のＴＴＬレベルで充分である。
但し動作速度番考えると入力Ｖｉの振幅はなるべく大き
く、ＱＡ２を充分にオンオフさせるものであるのが好ま
しい。
く、ＱＡ２を充分にオンオフさせるものであるのが好ま
しい。
即ち入力Ｖｉの振幅が小さくてトランジスタＱＡ２を充
分にオンオフさせることができないと出力Ａ＋の立上り
立下りが緩やかになり、出力Ａ２のオンオフ変化が遅れ
る。
分にオンオフさせることができないと出力Ａ＋の立上り
立下りが緩やかになり、出力Ａ２のオンオフ変化が遅れ
る。
出力Ａ１の立上りばトランジスタＱＡ＋よりの充電が強
力に行なわれると速＜４「るから、該１−ランジスタＱ
Ａ＋のｇｍを大にすると立上りは速くなる。しかし、ト
ランジスタＱ八１のｇ Ｔｎを人にすると、出力Ａ１の
立下りが遅くなるという問題がある。即ち出力Ａ＋の立
下りはトランジスタＱＡ２がオンになって出力ノードに
存在する電荷を放電させることにより行なわれるが、ト
ランジスタＱＡ１のｇｍが大であると該出力ノードを電
源Ｖｃｃで強く充電し、立下りを緩やかにしてしまう。
力に行なわれると速＜４「るから、該１−ランジスタＱ
Ａ＋のｇｍを大にすると立上りは速くなる。しかし、ト
ランジスタＱ八１のｇ Ｔｎを人にすると、出力Ａ１の
立下りが遅くなるという問題がある。即ち出力Ａ＋の立
下りはトランジスタＱＡ２がオンになって出力ノードに
存在する電荷を放電させることにより行なわれるが、ト
ランジスタＱＡ１のｇｍが大であると該出力ノードを電
源Ｖｃｃで強く充電し、立下りを緩やかにしてしまう。
こうして出力の立上り立下りを速める、換言すれば高速
動作をさせ、る目的でトランジスタＱＡ＋のｇｍを変え
るという手法は、立上りを改善すれば立下りを悪化させ
てしまうという２律背反に陥いる。
動作をさせ、る目的でトランジスタＱＡ＋のｇｍを変え
るという手法は、立上りを改善すれば立下りを悪化させ
てしまうという２律背反に陥いる。
発明の目的
本発明はか＼る点を改善して立上り、立下り両方が速い
高速人力バッファを提供しようとするものである。
高速人力バッファを提供しようとするものである。
発明の構成
本発明は縦続接続した第１段および第２段各ＭＯＳイン
バータを備える入カバソファ回路において、負荷抵抗と
なるＭＯＳトランジスタと入力電圧を受けるドライバト
ランジスタを直列接続してなる第１段インバータの該負
荷抵抗となるＭＯＳ）ランジスタのｇｍを第２段インバ
ータの出力により制御して、該第２段インバータの出力
を立」二り、立下り共に速めるようにしてなることを１
・）徴とするが、次に実施例を参照しながらこれを説明
する。
バータを備える入カバソファ回路において、負荷抵抗と
なるＭＯＳトランジスタと入力電圧を受けるドライバト
ランジスタを直列接続してなる第１段インバータの該負
荷抵抗となるＭＯＳ）ランジスタのｇｍを第２段インバ
ータの出力により制御して、該第２段インバータの出力
を立」二り、立下り共に速めるようにしてなることを１
・）徴とするが、次に実施例を参照しながらこれを説明
する。
発明の実施例
第２図は本発明の基本形を示し、第３図はその具体例を
示す。先ず第３図でＱＢ １． ＱＢ ２． ＱＢ ａ
はｐチャネルＭＯ３ＦＥＴ、ＱＢ３．ＱＢ５はｎチャネ
ルＭ ＯＳ Ｆ Ｅ Ｔである。ＱＢｌ、ＱＢ４はゲー
ト、トレイン間が’１ｍ １８され゛ζ携抗となり、ド
ライバトランジスタＱＢ ３ 、ＱＢ ５と共に第１段
、第２段の各インバータを構成する。入力電圧は■１で
あり、これが１１なら第１段インバータの出力ＢＩはし
、第２段インハークの出力１３２はＨとなり、入力Ｖｉ
と同相の出力Ｂ２を生じる。この出力Ｂ２の振幅ばＶｃ
ｃつまりＭＯＳレベルであり、入力Ｖｉの振幅は前述の
如＜ ’Ｉ’ ”Ｉ” Ｌレベルである。この第３図で
はトランジスタＱＢ＋に並列にトランジスタＱＢ２を接
続し、このＱＢ２のゲートを出力Ｂ２に接続した点が第
１図と大きく異なる。
示す。先ず第３図でＱＢ １． ＱＢ ２． ＱＢ ａ
はｐチャネルＭＯ３ＦＥＴ、ＱＢ３．ＱＢ５はｎチャネ
ルＭ ＯＳ Ｆ Ｅ Ｔである。ＱＢｌ、ＱＢ４はゲー
ト、トレイン間が’１ｍ １８され゛ζ携抗となり、ド
ライバトランジスタＱＢ ３ 、ＱＢ ５と共に第１段
、第２段の各インバータを構成する。入力電圧は■１で
あり、これが１１なら第１段インバータの出力ＢＩはし
、第２段インハークの出力１３２はＨとなり、入力Ｖｉ
と同相の出力Ｂ２を生じる。この出力Ｂ２の振幅ばＶｃ
ｃつまりＭＯＳレベルであり、入力Ｖｉの振幅は前述の
如＜ ’Ｉ’ ”Ｉ” Ｌレベルである。この第３図で
はトランジスタＱＢ＋に並列にトランジスタＱＢ２を接
続し、このＱＢ２のゲートを出力Ｂ２に接続した点が第
１図と大きく異なる。
この第３図で入力Ｖｉ７！Ｉ＜ＬからＨになる状態を考
えると、出力Ｂ１はＨからし、出力Ｂ２はしからＨにな
る。Ｂ２がＨになるとｐチャネルトランジスタＱＢ２は
オフ側へドライブされ（電流が流れにく＼なり）、並列
接続されたトランジスタＱＢ１とＱＢ２を介して電源Ｖ
ｃｃへ接続される出力Ｂ１のノードは充電されにく＼な
り （ＱＢｌとＱＢ２による合成ｇｍが小になって）、
ＶｉのＬからＨへの変化でオンになった（電流が流れや
すくなった）トランジスタＱＢ３を通して迅速に放電さ
れる。この結果出力Ｂ１の立下りは急速に行なわれる。
えると、出力Ｂ１はＨからし、出力Ｂ２はしからＨにな
る。Ｂ２がＨになるとｐチャネルトランジスタＱＢ２は
オフ側へドライブされ（電流が流れにく＼なり）、並列
接続されたトランジスタＱＢ１とＱＢ２を介して電源Ｖ
ｃｃへ接続される出力Ｂ１のノードは充電されにく＼な
り （ＱＢｌとＱＢ２による合成ｇｍが小になって）、
ＶｉのＬからＨへの変化でオンになった（電流が流れや
すくなった）トランジスタＱＢ３を通して迅速に放電さ
れる。この結果出力Ｂ１の立下りは急速に行なわれる。
次に入力■１がＨからＬになる状態を考えると、Ｖｉが
ＬならＢ１は１１、Ｂ２はＬとなり、トランジスタＱＢ
２はオン側ヘトライブされ、即ちより電流を流すように
なり、ｇｒｎで言えばこれが大になり、出力ＢＩのノー
ドの充電は強力に行なわれ該出力の立上りは速くなる。
ＬならＢ１は１１、Ｂ２はＬとなり、トランジスタＱＢ
２はオン側ヘトライブされ、即ちより電流を流すように
なり、ｇｒｎで言えばこれが大になり、出力ＢＩのノー
ドの充電は強力に行なわれ該出力の立上りは速くなる。
こうして本回路によれば出力Ｂ１の立上り、立下りが共
に速くなり、出力Ｂ２の遅れが小さくなって高速動作可
能にな第２図ではＱ Ｂ ＋ ＋ Ｑ Ｂ ２ 、 Ｑ
Ｂ ｚによるインバータを１１で、またＱＢ４．ＱＢ
ｓによるインバータを■２で表わし、出力Ｂ２によるＱ
Ｂ２０ｇｍｉｌｌ整を抵抗Ｒで表わしている。また第４
図は入力ＶｉのＨ，Ｌ変化に対する出力Ａ１またはＢ＋
の変化を示す。点線は出力Ａ＋を、実線は出力Ｂ１を示
す。出力Ａ１の場合は立下りを速めれば立上りが遅くな
く、立上りを速めれば立下りが遅くなるというトレード
オフがあるが、出力Ｂ１にはか−る問題はなく、立上り
立下り共に速くなる。
に速くなり、出力Ｂ２の遅れが小さくなって高速動作可
能にな第２図ではＱ Ｂ ＋ ＋ Ｑ Ｂ ２ 、 Ｑ
Ｂ ｚによるインバータを１１で、またＱＢ４．ＱＢ
ｓによるインバータを■２で表わし、出力Ｂ２によるＱ
Ｂ２０ｇｍｉｌｌ整を抵抗Ｒで表わしている。また第４
図は入力ＶｉのＨ，Ｌ変化に対する出力Ａ１またはＢ＋
の変化を示す。点線は出力Ａ＋を、実線は出力Ｂ１を示
す。出力Ａ１の場合は立下りを速めれば立上りが遅くな
く、立上りを速めれば立下りが遅くなるというトレード
オフがあるが、出力Ｂ１にはか−る問題はなく、立上り
立下り共に速くなる。
第５図は本回路をメモリのアドレスバッファに用いた例
を示す。、メモリでは各メモリチップが外部より複数個
の２値ビットからなるアドレス信号を受け、これを亭コ
ー；゛シてｌメモリセルを選択し、該セルに対して書込
み又は読取りを行なうが、このデコードに際して外部ア
ドレス（４号より、そのま−のものと反転したものとを
作り、それを行なうのがアドレ豆心ファであるが、１５
図はその１ビット分を示す。ＱＣＩ、ＱＣ２，・・・・
・・はＭｏ３ ＦＥＴであり、第１図、第３図などと！
様に○印の付いたものがｐチャネル型、Ｑ印のないもの
がｎチャネル型である。ＱＣ＋〜Ｑ Ｃａ ４；ｔ、第
３図に示した入カバソファであり、ａｔはその入力本例
では外部アドレス信号の１ビ・・トＣ・□・。
を示す。、メモリでは各メモリチップが外部より複数個
の２値ビットからなるアドレス信号を受け、これを亭コ
ー；゛シてｌメモリセルを選択し、該セルに対して書込
み又は読取りを行なうが、このデコードに際して外部ア
ドレス（４号より、そのま−のものと反転したものとを
作り、それを行なうのがアドレ豆心ファであるが、１５
図はその１ビット分を示す。ＱＣＩ、ＱＣ２，・・・・
・・はＭｏ３ ＦＥＴであり、第１図、第３図などと！
様に○印の付いたものがｐチャネル型、Ｑ印のないもの
がｎチャネル型である。ＱＣ＋〜Ｑ Ｃａ ４；ｔ、第
３図に示した入カバソファであり、ａｔはその入力本例
では外部アドレス信号の１ビ・・トＣ・□・。
Ｃ２は入力バッファの第１段、第１段インバ−タの出力
である。ＱＣ６とＱ Ｃ？、、 −Ｑ ＣｅとＱ Ｃｓ
＋ＱＣｓｏとＱ Ｃ１１、Ｑ Ｃ１２とＱＣＩ３はＣ
ＭＯＳイ：１ンパークを構成し、これらは２個ずつ縦続
接続さ１れるので人、出力は同相であり、波形整形用で
あ、る。
である。ＱＣ６とＱ Ｃ？、、 −Ｑ ＣｅとＱ Ｃｓ
＋ＱＣｓｏとＱ Ｃ１１、Ｑ Ｃ１２とＱＣＩ３はＣ
ＭＯＳイ：１ンパークを構成し、これらは２個ずつ縦続
接続さ１れるので人、出力は同相であり、波形整形用で
あ、る。
２段インバータＱ ＣＩＯ” Ｑ Ｃｔａは入カバソフ
ァ′１の出力Ｃ２を受け、外部アドレス信号ビットａｉ
：と同相の出力Ａｉを生じる。２段インバータＱＣ：ｓ
〜ＱＣ９は入カバ叡アの中間出力ＣＩを受ｉ１：、外部
アドレス信号ビットａｉと逆相の（反転しまた）出力Ａ
ｆを生じる。これらの出力Ａｉ、Ａ＋が、内部アドレス
信号となってロー、コラムデコーダ：、へ導かれる。入
力ａｉはアドレスバスを通してＴ″ＴＬＴＬレベルされ
るので前述の問題があるが、、゛本回路のように出力に
応じてｇｍを変える入カバソファを用いるとそれが大幅
に改善される。
ァ′１の出力Ｃ２を受け、外部アドレス信号ビットａｉ
：と同相の出力Ａｉを生じる。２段インバータＱＣ：ｓ
〜ＱＣ９は入カバ叡アの中間出力ＣＩを受ｉ１：、外部
アドレス信号ビットａｉと逆相の（反転しまた）出力Ａ
ｆを生じる。これらの出力Ａｉ、Ａ＋が、内部アドレス
信号となってロー、コラムデコーダ：、へ導かれる。入
力ａｉはアドレスバスを通してＴ″ＴＬＴＬレベルされ
るので前述の問題があるが、、゛本回路のように出力に
応じてｇｍを変える入カバソファを用いるとそれが大幅
に改善される。
第３図の回路では第２段インバータＱＢ４．ＱＢ５はＥ
（エンハンスメント）型のインバータであるが、これは
ＱＡ３とＱΔ４のようなＣＭＯＳインバータにしてもよ
い。またＥ型筒１段インバータＱＢＩ〜ＱＢ３の負荷は
ＱＢ＋とＱＢ２の並列で構成されるが、ＱＢ＋は除い°
ζＱＢ２のみにしてもよい。但しこれらの場合は闇値に
留意する必要がある。即ち入力Ｖｉは０．８〜２． Ｏ
Ｖ間で変るとすると闇値は１．５程度とず−るのがよ（
、Ｖｉが１．５Ｖより上、下するにつれて出力Ｂｌは第
２段インパークの闇値を上、下し、該第２段インバータ
の出力Ｂ２がＨ，Ｌに変るようにする必要がある。Ｅ型
インバータの出力は負、荷Ｉ・ランジスタとドライバト
ランジスタのｇｔｎ比で決まり、またＣＭＯＳインバー
タの闇値はＶ ｃｃ／ ２である等の事情があるから、
これらを考慮して所望の動作が得られるように各部を設
計する。
（エンハンスメント）型のインバータであるが、これは
ＱＡ３とＱΔ４のようなＣＭＯＳインバータにしてもよ
い。またＥ型筒１段インバータＱＢＩ〜ＱＢ３の負荷は
ＱＢ＋とＱＢ２の並列で構成されるが、ＱＢ＋は除い°
ζＱＢ２のみにしてもよい。但しこれらの場合は闇値に
留意する必要がある。即ち入力Ｖｉは０．８〜２． Ｏ
Ｖ間で変るとすると闇値は１．５程度とず−るのがよ（
、Ｖｉが１．５Ｖより上、下するにつれて出力Ｂｌは第
２段インパークの闇値を上、下し、該第２段インバータ
の出力Ｂ２がＨ，Ｌに変るようにする必要がある。Ｅ型
インバータの出力は負、荷Ｉ・ランジスタとドライバト
ランジスタのｇｔｎ比で決まり、またＣＭＯＳインバー
タの闇値はＶ ｃｃ／ ２である等の事情があるから、
これらを考慮して所望の動作が得られるように各部を設
計する。
発明の詳細
な説明したように本発明によればＭｏ５ｔ・ランジスタ
からなる入カバソファの初段の出力立上り、立下りを共
に速めることができ、入カバソファの綜合的な遅延時間
を大幅に改善することができる。
からなる入カバソファの初段の出力立上り、立下りを共
に速めることができ、入カバソファの綜合的な遅延時間
を大幅に改善することができる。
というのは入カバソファの全遅延時間の大半を初段イン
バータの遅れが占めるからである。
バータの遅れが占めるからである。
第１図は従来の入力バッファの回路図、第２（２）およ
び第３図は本発明の入力バッファを示すブｉツク図およ
び回路図、第４図は動作説明図の波彬図、第５図は本発
明をメモリのアドレスインバーりに用パた例を示す要部
回路図である・ 。 図面でＱＢ １．ＱＢ ｔとＱＢ３は第１段インバータ
、ＱＢ４とＱＢｉは第２段インバータであや。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１凶 第５ ｆｉｌ
び第３図は本発明の入力バッファを示すブｉツク図およ
び回路図、第４図は動作説明図の波彬図、第５図は本発
明をメモリのアドレスインバーりに用パた例を示す要部
回路図である・ 。 図面でＱＢ １．ＱＢ ｔとＱＢ３は第１段インバータ
、ＱＢ４とＱＢｉは第２段インバータであや。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１凶 第５ ｆｉｌ
Claims (1)
- 【特許請求の範囲】 縦続接続した第１段および第２段各ＭＯＳインバ←りを
備える大力バッファ回路において、ｉ両抵抗となるＭＯ
Ｓ）ランジ を台けるドライバトランジスタを直列接続してなるｆ！
Ｓ１段インバータの該負荷抵抗となるＭＯＳ）ランジス
タのｇｎｉを第２段インバータの出方にまり制御して、
該第２段インバータの出方を立上り、立辛り共に速める
ようにしてなることを特徴とする冬カバがア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179877A JPS6072320A (ja) | 1983-09-28 | 1983-09-28 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179877A JPS6072320A (ja) | 1983-09-28 | 1983-09-28 | 入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072320A true JPS6072320A (ja) | 1985-04-24 |
Family
ID=16073458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179877A Pending JPS6072320A (ja) | 1983-09-28 | 1983-09-28 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072320A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102427340A (zh) * | 2011-12-28 | 2012-04-25 | 东南大学 | 一种适用于亚阈值区域的限幅转换电路 |
-
1983
- 1983-09-28 JP JP58179877A patent/JPS6072320A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102427340A (zh) * | 2011-12-28 | 2012-04-25 | 东南大学 | 一种适用于亚阈值区域的限幅转换电路 |
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