JPS6072342A - 信号変換回路 - Google Patents

信号変換回路

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Publication number
JPS6072342A
JPS6072342A JP17801883A JP17801883A JPS6072342A JP S6072342 A JPS6072342 A JP S6072342A JP 17801883 A JP17801883 A JP 17801883A JP 17801883 A JP17801883 A JP 17801883A JP S6072342 A JPS6072342 A JP S6072342A
Authority
JP
Japan
Prior art keywords
signal
bit
circuit
envelope
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP17801883A
Other languages
English (en)
Inventor
Kazuo Nishimura
和郎 西村
Shinobu Gohara
郷原　忍
Takashi Tokushima
徳島　尚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
NTT Inc
Original Assignee
Hitachi Ltd
Nippon Telegraph and Telephone Corp
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Filing date
Publication date
Application filed by Hitachi Ltd, Nippon Telegraph and Telephone Corp filed Critical Hitachi Ltd
Priority to JP17801883A priority Critical patent/JPS6072342A/ja
Publication of JPS6072342A publication Critical patent/JPS6072342A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1605—Fixed allocated frame structures
    • H04J3/1623—Plesiochronous digital hierarchy [PDH]
    • H04J3/1647—Subrate or multislot multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 、１゜オ、□□、： 、１ １″ 同期信号に変換するため、の信号変換回路に関するもの
である。　□ 〔発明の背景〕 この種の従来の信号変１換回路は、−例として。
そのメモリ書込み読出しタイムチャートを示した第１図
に見られるように、ユーザデータ６ビツト、付加ビット
２の（ｌｓ＋２　）エンベロープくり返しの６４ｋｂ／
ｓユニバ一サル信号をオクテ〔発明の目的〕 〔発明の実施例〕 マット図・第４図は、同メモリ書込ッ続出し。
イムチャートである。
信号は、同一オクテツトのＮ回（この例ではＮ：Ｌ′：
″ゝ−サル信号１を直並列変換回路４で８ビ５で変換メ
モ！Ｊｓｔｔｃ書き込む。
それと同時に同期パターン発生回路５でベアラ速度指定
２．エンベロープ同期クロック５に基づいて生成した同
期パターン（例えば３ピツト）も信号変換メモリ６に書
き込む。
これらの書込み内容を８１ｃｂ／ｓ　ｘ　８ピツトくり
返しの６４ｋｂ／ｓ工ンベロープ同期信４Ｈｃ変換する
ため、メモリ読出しを８１ｃｂ／ｓ周期で行なう。
第４図のメモリ読出し後の信号は、同期ビットが３ピツ
）Ｋ拡張されているので、（６＋４＞エンベロープの１
０ビツトからなっており、第６図（ｂ）に示すような８
　Ｉｃｂ　／　ｓ　Ｘ　８ビツトくり返しの６４ｋｂ／
ｓ工ンベロープ同期信号１１［変換するため、１０進（
０〜９）のビットカウンタ７からピット選択回路８ヘビ
ット位置を供給し％１０ビットの中から１ビツトだけ選
択してフリップフロップ９に保持する。
フリップフロップ９は、８ｋｂ／ｓ周期で書き換えられ
、順次１選択したビットを送出する。
このようにして、６４ｋｂ／８ユニバ一サル信号から６
４ｋｂ／ｓ工ンベロープ同期信号への変換がメモリの２
面構成なしで実現することができる。
〔発明の効果〕
以上、詳細に説明したように１本発明によれば、この種
の信号変換回路を１面構成のメモリを用いて実現する°
ことができ、その簡略化、経済化に顕著な効果が得られ
る。
【図面の簡単な説明】
第１図は、従来の信号変換回路の一例のメモリ書込み読
出しタイムチャート、第２図は、本発明忙係る信号変換
回路の一実施例のブロック図、第３図は、その信号フォ
ーマット図、第４図は、同メモリ書込み読出しタイムチ
ャートである。 １・・・６４ｋｂ／ｓユニバーサル信−１！、、２・・
・ベアラ速度指定、６・・・エンベロープ同期り目ツク
、４・・・直並列変換回路、５・・・同期パターン発生
回路８．６・・・信号変換メモリ、７・・・ビットカウ
ンタ、８・・・ビット選択回路、９・・・フリップフロ
ップ、１０・・・ビット選択信号％１１・・・６４ｋｂ
／ｓ工ンベロープ同期信号。 華　７口 茅　２　口 第３図 第　４　固

Claims (1)

  1. 【特許請求の範囲】 １、　ベアラ速度６４／Ｎ　ｋｂ／ｓ　（Ｎ　＝　１．
    　、５　。 １ｏ　、　２０　）の（６＋２）エンベロープ信号がオ
    クテツト単位ＫＮ回くり返された６４ｋｂ／ｓユ亘バ一
    サル信号を、上記ベアラ速度に応じ薔ビット単位にＭ回
    （Ｍ＝１　、４　、８　ｉ６）　＜り返した（　６＋４
    　）または（ｓ＋２）エンペロ５フ１８１期信号に変換
    する信号変換回路において□、：入カ入力たユニバーサ
    ル信号をオクテツト単位に直列信号から並列信号へ変換
    する直並列変換回路と。 ベアラ速度指定およびエンベロープ同期クロックだ基づ
    いて同期パターンを生成する尚期パターン発生回路と、
    上記の直並列変換回路の出方および同期パターン発生回
    路で生成さｉた同期パターンが上記エンベロープ同期ク
    ロックで書き込まれる信号変換メモリと、それからの読
    出しビット位置を指示するビット選択回路と、こｔＬＫ
    対−ｊるビット位置指示をするビット１カウンタとを具
    備し、上記信号凌換メモリからの読出しに際し、ベアラ
    速度ｂ：１６４ｋｂ／ｓの場合は、その読出しビットを
    そのンま（Ｓ＋２）エンベロープ同期信号とし、ベア□
    う速度が６４ｋｂ／Ｓ以外の場合は、ベアラ速度に４じ
    てビット読出しを＜６４／Ｎ　）・（１０／８）□ｋｂ
    ／ｓ周期で行ない。 読出したビットを８Ｎ／Ｉ１１回くり返して（６＋４）
    エンベロープ同期信蕎を得るように構成したことを特徴
    とする信号変換回路。
JP17801883A 1983-09-28 1983-09-28 信号変換回路 Pending JPS6072342A (ja)

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JPS6072342A true JPS6072342A (ja) 1985-04-24

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01302934A (ja) * 1988-05-31 1989-12-06 Nec Corp ディジタルデータ伝送における伝送速度変換方式

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01302934A (ja) * 1988-05-31 1989-12-06 Nec Corp ディジタルデータ伝送における伝送速度変換方式

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