JPH03192890A - 信号列変換回路 - Google Patents
信号列変換回路Info
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- JPH03192890A JPH03192890A JP33436889A JP33436889A JPH03192890A JP H03192890 A JPH03192890 A JP H03192890A JP 33436889 A JP33436889 A JP 33436889A JP 33436889 A JP33436889 A JP 33436889A JP H03192890 A JPH03192890 A JP H03192890A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 17
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ伝送機器における信号列の変換回路のう
ち、ディジタル・データ信号処理における等速呼出しメ
モリ（ＲＡＭ）を用いた信号列変換回路に関する。
ち、ディジタル・データ信号処理における等速呼出しメ
モリ（ＲＡＭ）を用いた信号列変換回路に関する。
従来、この種の信号列変換回路は、第３図に示すように
ＲＡＭに書き込まれた信号列を読み取るための読取アド
レスを発生する構成として、ＲＡＭとは別にアドレス発
生メモリを用い、このアドレス発生メモリにあらかじめ
書き込んであるアドレス列を読出カウンタによって順次
読み出すようになっており、この読み出しアドレスを前
記ＲＡＭの読み出しアドレスとすることで信号列の変換
を行っていた。
ＲＡＭに書き込まれた信号列を読み取るための読取アド
レスを発生する構成として、ＲＡＭとは別にアドレス発
生メモリを用い、このアドレス発生メモリにあらかじめ
書き込んであるアドレス列を読出カウンタによって順次
読み出すようになっており、この読み出しアドレスを前
記ＲＡＭの読み出しアドレスとすることで信号列の変換
を行っていた。
第３図は従来の一例を示すブロック構成図、また第４図
は第３図における主要人出力データの一例を示すフレー
ムフォーマットである。第３図によれば、本回路は等速
呼出メモリ（ＲＡＭ）３１、書込カウンタ３２、読取カ
ウンタ３３およびアドレス発生メモリ３４を有する。
は第３図における主要人出力データの一例を示すフレー
ムフォーマットである。第３図によれば、本回路は等速
呼出メモリ（ＲＡＭ）３１、書込カウンタ３２、読取カ
ウンタ３３およびアドレス発生メモリ３４を有する。
第３図および第４図を併せ参照して本回路の信号変換機
能について説明する。
能について説明する。
書込カウンタ３２は書込クロックパルスおよび書込フレ
ームパルスを入力して書込アドレス０゜１．２・・・を
等速呼出しメモリ３１へ送出し、一連の書込データａ、
ｂ、ｃ・・・を順次書込ませる。
ームパルスを入力して書込アドレス０゜１．２・・・を
等速呼出しメモリ３１へ送出し、一連の書込データａ、
ｂ、ｃ・・・を順次書込ませる。
読取カウンタ３３は読取りロックパルスおよび読取フレ
ームパルスを入力して読取計数値０゜１．２・・・をフ
レームごとに出力する。アドレス発生メモリ３４は等速
呼出しメモリ３１が記憶する一連のデータを読取る時系
列順序を記憶する。第４図によれば、アドレス発生メモ
リ３４は読取カウンタ３３から計数値０，１，２．３・
・・の出力を受信したとき読取アドレス０，４，８．１
２・・・を出力する。従って、等速呼出しメモリ３１は
読取アドレス０，４，８，１２．・・・により読取デー
タａ、ｅ、ｉ、ｍ・・・を出力する。
ームパルスを入力して読取計数値０゜１．２・・・をフ
レームごとに出力する。アドレス発生メモリ３４は等速
呼出しメモリ３１が記憶する一連のデータを読取る時系
列順序を記憶する。第４図によれば、アドレス発生メモ
リ３４は読取カウンタ３３から計数値０，１，２．３・
・・の出力を受信したとき読取アドレス０，４，８．１
２・・・を出力する。従って、等速呼出しメモリ３１は
読取アドレス０，４，８，１２．・・・により読取デー
タａ、ｅ、ｉ、ｍ・・・を出力する。
上述した従来の信号列変換回路は、信号列変換用メモリ
とは別に、読み出しアドレス発生用のアドレス発生メモ
リを有する構成となっているので、回路の規模が比較的
大きく、また、アドレス発生メモリにあらかじめ読み出
しアドレス列を書き込まなければならないという問題点
があった。
とは別に、読み出しアドレス発生用のアドレス発生メモ
リを有する構成となっているので、回路の規模が比較的
大きく、また、アドレス発生メモリにあらかじめ読み出
しアドレス列を書き込まなければならないという問題点
があった。
本発明の目的は、上記問題点を解決する信号列変換回路
を提供することにある。
を提供することにある。
本発明による信号列変換回路は、一連のデータ信号列を
等速呼出しメモリ（ＲＡＭ）に順次書込み次いで書込ん
だ内容を時系列を入れ替えて読取る信号列変換回路にお
いて、前記信号列を順次書込むアドレスを書込クロック
パルスおよび書込フレームパルスを受信して発生出力す
る書込カウンタと、読出クロックパルスおよび読取フレ
ームパルスを受信して上位読取アドレススを生成出力す
ると共に所定の計数値ごとにクロックパルスを出力する
上位読取カウンタと、この上位読取カウンタの出力クロ
ックパルスおよび読取フレームパルスを入力して下位読
取アドレスを生成出力する下位読取カウンタとを有する
。
等速呼出しメモリ（ＲＡＭ）に順次書込み次いで書込ん
だ内容を時系列を入れ替えて読取る信号列変換回路にお
いて、前記信号列を順次書込むアドレスを書込クロック
パルスおよび書込フレームパルスを受信して発生出力す
る書込カウンタと、読出クロックパルスおよび読取フレ
ームパルスを受信して上位読取アドレススを生成出力す
ると共に所定の計数値ごとにクロックパルスを出力する
上位読取カウンタと、この上位読取カウンタの出力クロ
ックパルスおよび読取フレームパルスを入力して下位読
取アドレスを生成出力する下位読取カウンタとを有する
。
上述の手段による信号列変換回路は、所定の計数値を上
位読取カウンタに設定することにより、−例の規則に従
った信号列の時系列変換を実現できる。
位読取カウンタに設定することにより、−例の規則に従
った信号列の時系列変換を実現できる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック構成図である
。第１図によれば、信号列変換回路は、信号列を書き込
むための等速読比しメモリ（ＲＡＭ）１、その時の書込
アドレスを発生する書き込カウンタ２並びに書き込んだ
信号列を読み取るための読取アドレスを発生する上位読
取カウンタ３及び下記読取カウンタ４により構成される
。
。第１図によれば、信号列変換回路は、信号列を書き込
むための等速読比しメモリ（ＲＡＭ）１、その時の書込
アドレスを発生する書き込カウンタ２並びに書き込んだ
信号列を読み取るための読取アドレスを発生する上位読
取カウンタ３及び下記読取カウンタ４により構成される
。
第２図は第１図の主要部のデータおよびアドレスの一例
を示フォーマットである。
を示フォーマットである。
第１図に第２図を併せ参照して、本実施例について説明
する。
する。
書込カウンタ２は書込クロックパルスおよび書込フレー
ムパルスを入力して、書込データａ。
ムパルスを入力して、書込データａ。
ｂ、ｃ・・・を等速呼出しメモリ１に書込む書込アドレ
ス００，０１，０２・・・を出力する。書込アドレス０
０，０１．・・・は集中的に配置される入力データ信号
を計数値０，１．２・・・から４ビット単位の分散配置
に変換出力される。
ス００，０１，０２・・・を出力する。書込アドレス０
０，０１．・・・は集中的に配置される入力データ信号
を計数値０，１．２・・・から４ビット単位の分散配置
に変換出力される。
上位読取カウンタ３は読取りロックパルスおよび読取フ
レームパルスを入力して４ビツトごとに、ビットごとの
計数値Ｏ〜３を上位の読取アドレスとして等速呼出しメ
モリ１へ出力すると共に下位読取カウンタ４へ１クロツ
クパルスを出力する。従って下位読取カウンタ４は４ビ
ツトごとに計数値を進め、上位の読取アドレスとして等
速呼出しメモリ１へ出力する。すなわち読取アドレス０
０．１０．２０・・・が順次等速呼出しメモリ１に入力
されるので、読取データａ、ｅ； ｉ・・・が順位読取
られ出力する。
レームパルスを入力して４ビツトごとに、ビットごとの
計数値Ｏ〜３を上位の読取アドレスとして等速呼出しメ
モリ１へ出力すると共に下位読取カウンタ４へ１クロツ
クパルスを出力する。従って下位読取カウンタ４は４ビ
ツトごとに計数値を進め、上位の読取アドレスとして等
速呼出しメモリ１へ出力する。すなわち読取アドレス０
０．１０．２０・・・が順次等速呼出しメモリ１に入力
されるので、読取データａ、ｅ； ｉ・・・が順位読取
られ出力する。
以上説明したように本発明の信号列変換回路は、等速呼
出しメモリの読み取りアドレスを上位読取カウンタと下
位読取カウンタとに分割して発生することにより、アド
レス発生用メモリを削除できることから、読み取りアド
レスをあらかじめ作成する手間が省け、同時に回路規模
を縮小できる効果がある。
出しメモリの読み取りアドレスを上位読取カウンタと下
位読取カウンタとに分割して発生することにより、アド
レス発生用メモリを削除できることから、読み取りアド
レスをあらかじめ作成する手間が省け、同時に回路規模
を縮小できる効果がある。
烹［囚
第１図は本発明の信号列変換回路の一実施例を示すブロ
ック構成図、第２図は第１図の回路におけるデータ及び
アドレスの一例を示すフォーマット、第３図は従来の一
例を示すブロック構成図、第４図は従来の回路における
一例を示すフォーマットである。 １・・・等速呼出しメモリ、２・・・書込カウンタ、３
・・・上位読取カウンタ、４・・・下位読取カウンタ。 土′？ｌ囚
ック構成図、第２図は第１図の回路におけるデータ及び
アドレスの一例を示すフォーマット、第３図は従来の一
例を示すブロック構成図、第４図は従来の回路における
一例を示すフォーマットである。 １・・・等速呼出しメモリ、２・・・書込カウンタ、３
・・・上位読取カウンタ、４・・・下位読取カウンタ。 土′？ｌ囚
Claims (1)
- 一連のデータ信号列を等速呼出しメモリ（ＲＡＭ）に順
次書込み次いで書込んだ内容を時系列を入れ替えて読取
る信号列変換回路において、前記信号列を順次書込むア
ドレスを書込クロックパルスおよび書込フレームパルス
を受信して発生出力する書込カウンタと、読出クロック
パルスおよび読取フレームパルスを受信して上位読取ア
ドレススを生成出力すると共に所定の計数値ごとにクロ
ックパルスを出力する上位読取カウンタと、この上位読
取カウンタの出力クロックパルスおよび読取フレームパ
ルスを入力して下位読取アドレスを生成出力する下位読
取カウンタとを有することを特徴とする信号列変換回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33436889A JPH03192890A (ja) | 1989-12-21 | 1989-12-21 | 信号列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33436889A JPH03192890A (ja) | 1989-12-21 | 1989-12-21 | 信号列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03192890A true JPH03192890A (ja) | 1991-08-22 |
Family
ID=18276594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33436889A Pending JPH03192890A (ja) | 1989-12-21 | 1989-12-21 | 信号列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03192890A (ja) |
-
1989
- 1989-12-21 JP JP33436889A patent/JPH03192890A/ja active Pending
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