JPS60181784A

JPS60181784A - ビデオｒａｍ

Info

Publication number: JPS60181784A
Application number: JP59037606A
Authority: JP
Inventors: 文孝佐藤; 中嶋　渡
Original assignee: Toshiba Corp; Toshiba Computer Engineering Corp
Current assignee: Toshiba Corp; Toshiba Computer Engineering Corp
Priority date: 1984-02-29
Filing date: 1984-02-29
Publication date: 1985-09-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明はダイナミック形半導体メモリ構造のビデオＲＡ
Ｍに１メ４する。

〔発明の技術的背景とその問題点〕

近年、ビデオ信号用の７リアル出力機能をもつダイナミ
ックＲＡＭとして、テキサスインスツルメント社よ、！
５′ｒＴＭｓ　４１６１　ＪなるＩＣが開発され、市販
されている。このＩＣの内部構成を第１図にブロック化
して示す（尚、具体的な構成説明は後述する）。

上記ＩＣをノＪ？−ソナルコンピュータ等のビデオＲＡ
Ｍとして用いる場合の問題点として、次の１）　、　２
）が挙けられる。

１）　ＣＰＵのデータラインか、８ビツト、１６ビツト
等の並列ビット構造であるのに対し、上記ＲＡＭのデー
タラインは１ビツトである。

２）　ＣＰＵのデータ転送時間が、上記ＲＡＭのサイク
ル時間以下である。

このようなことから、ＣＰＵと上６己ＲＡＭの転送速度
を合わせるためには、データバスの幅だけ上記ＲＡＭを
並列に並べる必要がある。この構成例を第２図に示す（
尚、具体的な構成説明は後述する）。

上記した如く、ＲＡＭをデータバスの幅だけ並べた４１
４成においては、ＲＡＭとは別にシフトレジスタが必要
となシ、外付けＩＣが必をとなる。

このように、ビデオ信号用のシリアル出力機能をもつ従
来構成のダイナミックＲＡＭにおいては、パーソナルコ
ンピュータ等のビデオＲＡＭとして用いようとすると、
上述の如くデータバスの幅だけＲＡＭを並べる必要があ
る仁とから、ビデオＲＡＭ全体の構成が必要以上に犬き
くなってしまうとともに、外付けＩＣが必要となシ、従
って装置全体の構成が複雑化するという不都合が生じて
いた。

尚、上述した妬く、複数のビデオＲＡＭを並列に並べた
構成において、ビデオＲＡＭとして使用する領域以外の
争った領域をメインメモリとして使用することも可能で
あるが、ξの除は、ＣＰＵのメインメモリアクセスと、
ＣＲＴＣ（表示コントローラ）のビデオＲＡＭアクセス
との競合が生じ、ＣＰＵの処理速度に大きな影合金及は
すという不都合が生じる。

〔発明の目的〕

本発明は上記実情に鑑みなされたもので、ＣＰＵのパス
構造に適合したビット幅をもってビデオ信号を取扱うこ
とができ、これによシメモリ容１皆の適正化が容易に計
れるとともに、外伺けの回路素子を不要にして装置全体
の構成を簡素化できるビデオＲＡＭを提供することを目
的とする。

〔発明の破袋〕

本発明はビデオ信号用のシリアル出力端をもつダイナミ
ックメモリ装置において、メモリアレイのデータ入力端
をＣＰＵのデータバス幅に適合した複数ビットノ９ラレ
ル構成としてミ　ビデオＲＡＭを構成する際のメモリ容
諷の適正化、並びに外伺は回路素子の削減、及びこれに
伴う装置構成の簡素化が計れるようにしたものである。

〔発明の実施例〕

以下図面を参照して本発明の詳細な説明する。先ず本発
すｊの実施例を説明するに除し、第１図乃至第４図、及
び第１３図を参照して、既存ダイナミックＲＡＭを用い
た従来のビデオＲＡＭ構造を説明する。第１図は既に市
販されているビデオ信号用の出力機能をもっＴｅｘａｓ
Ｉｎｓｔｒｕｍｅｎｌｓ社製のダイナミックＲＡＭ　；
　ＴＭＳ４１６１のブロック図である。図中、１１は２
５６　ビ　ッ　ト　×　２５６　ビ　ッ　ト　（６４Ｋ
　ビ　ッ　ト　）のメモリアレイである。１２はシリア
ル出力を得るだめの２５６ビツトのシフトレジスタであ
シ、０ビツト目、６４ビツト目、１２８ビツト目、及び
１９２ビツト目からの組４本の出力が得られる。１３は
制御ロジック（ＣＴＬ）であシ、ロウ／カラムアドレス
、リード／ライト、メモリアレイ−シフトレジスタ間の
各データ入出力を制御する。１４はアドレス用ダート（
Ａｄｄ−ＧＡＴＥ）であり、制御ロジック１３からの信
号で出力をロウとカラムに切り換えたシ、シリアル出力
の選択用アドレスＡ６．Ａ７を出力したりする。１５は
シリアル出力ダートであシ、シフトレジスタ１２からの
４本の出力の内、１本をアドレスＡ６．Ａ７で選択し、
５ｏｕｔとする。

１６は５ｏｕｔ用ダートでＳＯＥ悄号により制御される
。

第２図は、ＴＭＳ　４１６１とＣＰＵの接わ゛じを示し
たブロック図である。図中、２１はＣＰＵであシ、アド
レスバスはｍ本（ｍビット）、データバスはｎ本（ｎビ
ット）である。２２はｆｌｉ’ｌ　１ｆｌｌ　信号ライ
ンであシ、メモリやＩ、’ｏとの入出力制御に供される
。２３はｍ本のアドレスバスである。

２４はｎ本のデータバスである。２５はメモリ制御ロジ
ックであり、ＣＰＵ　ｚ　ｚからの制御４６号よシメモ
リ用の信号を作り、アドレスバス２３の制御も行なう。

２６はメモリ制御′のための制ＳＯＥ等の信号を送出す
る。２７はロウ／カラム用に時分割された、８本のアド
レスバスである。

２８はデータバス２４のビット幅（ｎ）に対応して並列
記動゛されたｎ個のダイナミックＲＡＭ　；ＴＭＳ　４
１６１でなるメモリでアシ、データバス２４の１本に１
つのＴＭＳ　４１６１が接続されている。

第３図は、上記第２図のメモリ２８よシビデオ用の信号
を得る場合のビｒオＲＡＭ機４１１）の一部を示すブロ
ック図である。図中、３ノ・・・はメモリ２８を構成す
るｎ個のＴＭＳ　４１６１　（以下メモリＩＣと称す）
である。３２はクロックジェネレータであシ、ビデオ用
（Ｂ号の碁歴となるものである。３３はクロックジェネ
レータ３２からのクロック（ＣＬＫ）をｎ分周する分周
ロジックでめシ、ｎ’ｆｆ１周されたクロックは、各メ
モリのＩＣ３１・・・のＳＣＫ☆ｉｌ＋ｉ子に供給され
るとともに、各メモリＩＣ３１・・・の５ｏｕｔをシフ
トレジスタ３４ヘロードするためのタイミング（Ｔｈ号
としてシフトレジスタ３４に供給される。３４はシフト
レジスタであり、各メモリＩＣ３１・・・の５ｏｕｔを
分周ロジック３３からのパルスでセットし、クロック信
号によシシフトして出力（ＳＯ）する。

第４図は第３図に示すビデオＲＡＭ　４６檜の概念図で
ある。図中、４１はメモリアレイであシ、ロウ２５６ビ
ツト、カラム２５６ビツトがｎ　４１Ｉｊ（データバス
の幅）でなる構成となっている。

４２はメモリＩＣ３１・・・内のシフトレジスタである
。４３は第３図の３４にあたる、メモリ外部の（外付け
の）ｎビットシフトレジスタである。

このように、従来の構成においては、メモリＩ　Ｃ（Ｔ
ＭＳ　４１６１　）　３１・・・をデータ１１いに相当
する数（ｎ　（１４・１）だけ並置し、かつ外部にｎビ
ットシフトレジスタを持たせていた。尚、上記した従来
構成における動作は後述する。

次に木兄ψｊの実施例を説明する。

第５図は本う［５明に係るビデオＲＡＭの概念図である
。図中、５１はメモリアレイであり、１つのメモリでｎ
本土り成のデータバスを受けているがロウ、カラムとも
２５６ビツトの構成になって°いる。５２は２５６ビツ
トのシフトレジスタである。

第６図は第５図の構造をそのまま胱存のＴＭＳ４１６１
に適用した場合のブロック図であシ、ここではデータラ
イン６０がｎビットになっている。この第６図の構成を
以下、ＲＡＭ　−１と称す。図中、６）はｎビット単位
でランダムアクセス可能なメモリアレイである。６２は
２５６ビツトのシフトレジスタであり、０ビツト目。

６４ビット目、１２８ビット目、１９２ビツト目から計
４本の出力が得られる。６３は制御ロジック（ＣＴＬ）
であシ、ロウ／カラムアドレス、リード／ライト、メモ
リアレイ−シフトレジスタ間のデータ入出力を制御する
。６４はアドレス用のｒ−）回路（Ａｄｄ−ＧＡＴＥ）
であり、制御ロジック６３からの信号で出力をロウとカ
ラムに切シ換えたり、シリアル出力の選択用アドレスＡ
６．Ａ７を出力したりする。６５はシリアル出力ダート
で、シフトレジスタ６２からの４本の出力の内、１本の
Ａ６．Ａ７で選択し５ｏｕｔする。６６はＢｏｕｔ用ダ
ートであシ、並にょシ制御される。

第７図はデータバスをアドレスバスに時分割して重ね、
ピン数の増加を防いだ場合のブロック図（以下、ＲＡＭ
　−２と称す）である。図中、７ノは２５６ビツト×２
５６ビツトのメモリアレイであるが、アドレスにデータ
バスをｕｌねたことによシ、８ビットＱＬ位のランダム
アクセスになっている。７２は２５６ビツトのシフトレ
ジスタであり、０ビット目、６４ビツト目。

１２８ビット目、１９２ビツト目から計４本の出力がイ
（イられる。７３は制御１０ノック（ＣＴＬ　）であり
、データ／アドレス、ロウ／カラムアドレス、リード／
ライト、メモリアレイ−シフトレジスタ間のデータ入出
力を制御ηｉｊする。７４はアドレス及びデータ用のダ
ート回路（Ａｄｄ　−Ｄａｔａ−ＧＡＴＥ　）であり、
制も１１１０シツク７３からの１５号でアドレスとデー
タ、ロウとカラムにアドレスな切シ換えだ９、シリアル
出力の選択用Ａ６゜Ａ７を出力したシする。７５はシリ
アル出力ダートであシ、シフトレジスタ７２からの４本
の出力の内の１本をＡ６．Ａ７でポ択し５ｏｕｔとづる
。７６は５ｏｕｔ用ダートであり、ＳＯＢによシ制御さ
れる。

第８図囚及び同図（Ｂ）はそれぞれ上Ｈ己第７図に示す
ＲＡＭ　−２を用いたビデオＲＡＭ機構の−４１１成例
を示すブロック図１であり、ここでは１６ビツトＣＰＵ
を想定している。図中、８１は１６ビツトのＣＰＵであ
シ、アドレスバスはｍ本、データバスは１・６本から成
っている。８２は制御信号ラインであシ、メモリやＩｌ
ｏとの入出力Ｔｉ１ｉｌ　ＩＱＩに供される。８３はｍ
本のアドレスバスである。

８４は１６本のデータバスである。８５はメモリ制御及
び両１１１制御を行なう制御ロジック（Ｍ／Ｐ　−ＣＴ
Ｌ　）であシ、ＣＰＵ　８１からの制御信号よシメモリ
用の信号を作り、アにレスパスの制御を行ったりする。

８６１ｄメモリのだめの制！（１１ｒ」号ラインで６Ｄ
、ＴＲ／ＱＥ’　、　Ｒ／ｖ、　Ａ７／Ｄ。

ＰＡＳ　、　ＣＡＳ　、　ＳＯＦ、等の信号を送出する
。８７と８８はロウ／カラム・及びデータ用に時分１７
１ｊされたアドレスデータバスであり、８７と８８では
アドレスバスとしては同じだが、データバスとしては違
っている。図（５）のバス８７ではＤｏ〜７．８ではＤ
８〜１５となっており、図（１３）のパス８７ではＤ　
Ｏ＋２　＋”’　＋１４．８２ではＤｌ　＋　３　＋　
”’＋１５　となっている。８９．８９は２個のＲＡＭ
　−２である。Ｃ−Ｇはクロックジェネレータであシ、
ビデオ用信号の基準となるものである。ＤＩＶは図（４
）のみに収りられている１６分周する分周ロジックであ
る。図（５）の例は８７．８８のアドレスデータバスが
一般的な形なので、クロックジェネレータ（Ｃ−Ｇ）の
部分に工夫をし、一方のＲＡＭ　−２から８ビツトの５
ｏｕｔが、次には他方のＲＡＭ　−２から８ビツトの５
ｏｕｔが得られるようにしたものである。図（Ｂ）の例
は、クロックジェネレータ（Ｃ−Ｇ）の部分から分周期
を取って交互に５ｏｕｔを出すようにした代りに、デー
タバスのＲＡＭへの配線も交互に行なっている。

第９図は第８図（Ａ）　、　（Ｂ）の各欠点、即ち図（
Ｎの構成とし７た場合の外（−１０シツク増加、及び図
（Ｂ）の構成とした場合の片方のＲＡＭだけをアクセス
できない、という点を解決したＲＡＭのブロック図（以
下ＲＡＭ　−３と称す）である。図中９１は２５６ビ、
　トＸ２５６ビツトのメモリアレイである。９２はシリ
アル出力を得るための２５６ビツトシフトレジスタであ
シ、０ビツト目。

６４ビット目、１２８ビット目、１９２ビツト目から計
４本の出力が得られる。９３はシリアル出力節ｊ御ロジ
ック（Ｓｏ　−ＣＴＬ　）であシ、１つのＲＡＭがＳＣ
Ｋ入力の８クロック分Ｓｏｕ　ｔを出力するようにし、
また５ｏｕｔを出力するタイミングと出力が終ったこと
を他のＲＡＭ　−３に伝える。

９４は制御ロジック（ＣＴＬ　）であシ、データ／アド
レス、ロウ／カラムアドレス、リード／ライト、メモリ
アレイとシフトレジスタ間のデータを制御する。９５は
アドレス及びデータ用のグー）　（Ａｄｄ−Ｄａｔａ　
−ＧＡＴＥ　）でｓｂ、制御ロジック９４からの信号で
アドレスとデータ、ロウとカラムにアドレスを切シ換え
たシ、シリアル出力の選択用アドレスＡ６．Ａ７を出力
したシする。９６はシリアル出力ダートであり、シフト
レジスタ９２からの４本の出力の内の１本をＡ　６　、
　Ａ　７で一８択し５ｏｕｔとする。９７はＳｏｕ　を
用ダートであシ、シリアル出力制御ロジックからの信号
で制御される。

第１０図は上記第９図に示したＲＡＭ　−３を１６ビツ
トデータパスのもとてビデオＲＡＭに用いた例である。

図中、１０１はアドレスバスがｍ本、データバスが１６
本からなるＣＰＵである。

１０２は制御信号ラインであシ、メモリやＩｌｏの入出
力制御に供される。１０３はｍ本のアドレスバスである
。１θ４は１６本のデータバスである。１０５はメモリ
制御及び画面制御を行なう制御ロジック（以下ＭＣ／Ｐ
Ｃ−ＣＴＬロジックと称す）であシ、ＣＰＵ１ｏ１から
の制御信号よシメモリ用の４６号を作シ、アドレスバス
１０３の制御を行なったシする。１０６はメモリのため
の制御信号ラインであｆｉ　、ＴＲ／Ｑｇ　、　Ｒ／ｖ
。

〜勺、　ＲＡＳ　、　ＣＡＳＯ侶号を送出する。１ｏ７
゜及び１０＆はロウ／カラム及びデータ用に時分割され
た、アドレス・データバスであシ、１ｏ７と１０８では
アドレスとしては同じだが、データバスとしては違って
いる。１０７はＤｏ〜７゜１０８ではＤ８〜ＩＩＩであ
る。１０９，１０９は２個のＲＡＭ　−３である。Ｃ−
Ｇはクロックジェネレータであシ、ビデオ用信号の基準
となるものである。

第１１図は第９図に示すＲＡＭ　−３のＴＥＲ端子を無
くシ、かわシにＳＯＥ端子を設けたＲＡＭ　（以下ＲＡ
Ｍ　−４と称す）の例である。ここでは、シリアル出力
制御ロジック９３にの構成が異っている他は、第９図の
ＲＡＭ　−３構成と同様であシ、同一部分に同一符号を
伺して説明を省略する。

第１２図は上記第１１図に示したＲＡＭ　−４を１６ビ
ツトデータバスのもとてビデオＲＡＭに用いた例である
。図中、２０６は第１０図の制御信号ライン１０６にＳ
ＯＥの信号線が加わったものである。２０９，２０９は
第１１図に示したＲＡＭ　−４である。２１ノはデータ
の下位側のＲＡＭ　Ｌ７）Ｅ　ｏ　ｕ　ｔとワイヤード
オア接続されて、データの上位側のＲＡＭのＥｌｎを制
御するロジックである。２１２はデータの上位側のＲＡ
ＭのＥｏｕ　ｔワイヤードオア接続されてデータの下位
ｉ＋すのＲＡＭのＥｉｎを制御するロジックである。

第１３図は上記第３図の動作を説明するだめのタイムチ
ャート、第１４図乃至第１７図はそれぞれ上記紀７図の
動作を説、明するためのタイムチャートチアシ、第１４
図はリードサイクルタイミング、第１５図はライトサイ
クルタイミング、第１６グはページモードリードサイク
ルタイミング、第１７図はページモードライトザイクル
タイミングをそれぞれ示している。第１８図は上記第８
図（４）の動作を説明するためのタイムチャート、第１
９図は上記第８図（Ｂ）の動作を説明するためのタイム
チャート、第２０図及び第２１図はそれぞれ上記第９図
の動作を説明するだめのタイムチャート、第２２図は上
記第１１図の動作を説明するためのタイムチャートであ
る。

第２３はＩ（Ａ）は第６図に示すＲＡＭ　−１のビン配
列例、同図（Ｄ）は第７図に示すＲＡＭ　−２のピン配
列例、同図（Ｃ）は第９図に示すＲＡＭ　−３のピン配
列例、同図の）は第１１図に示すＲＡＭ　−４のビン配
列例をそれぞれに示す図である。

ここで実施例の動作を説明する。先ず第１図乃至第４ｒ
Ａ１及び第１３図を参照して、ＴＭＳ４１６１を用いた
ビデオＲＡＭの動作について説明する。第１図に示す７
Ｍ８４１６１ランダムリ一ド／ライト動作は、Ａ　Ｏ”
””　Ａ　７にランダムアドレスをセットし、Ｔｎ／Ｑ
Ｅを＠Ｉ（ｉｇｈ”にしてからＲＡＳをＬｏｗ”にする
。ＲＡＳが”Ｌｏｗ　’″になる時にＴＲ／Ｑ１８がＨ
ｉ　ｇｈ”であるとメモリアレイ１１のランダムリード
／ライトが行なわれる。次にカラムアドレスＡ、−Ａ７
にセットしてＣＡＳ　ヲ＠Ｌｏｗ’にする。これらの動
作によシメモリアレイ１）の、ラスク、カラムアドレス
によって指定されたメモリがアクセスされる。リードの
時ることにより、Ｑに出力が得られる。ライトの時は、
ＤにデータをセットしてからＷを“Ｌｏｗ”にすること
によシ書き込まれる。また、ページモードのリード／ラ
イトでは、最初にロウアドレスを設定しておけば、その
ロウアドレスで示される２５６ビツトは、カラムアドレ
スだけで次々とリード／ライトすることができる。リフ
レッシ−も通常の６４にピッ）　ＲＡＭと同様にロウア
ドレスを指定することのみで行なわれる。

この時、ＣＡＳ　、　ＴＲ／ＱＥは“Ｈｉ　ｇｂ”にし
ておく。シフトレジスタ１２とメモリアレイ１ノとの間
の転送は、ランダムリード／ライトとほとんど同”Ｌｏ
ｗ’″になっている点が違っている。これによシメそり
アレイ１１とシフトレジスタ１２との間のダートが開き
、ロウアドレスで指定された２５６ビツトのメモリアレ
イ１１とシフトレジスタ１２との間でのデータ転送が可
能となる。

Ｗが”Ｈｉ　ｇｈ″゛の時は、メモリアレイ１ノからシ
フトレジスタ１２へ、Ｗが”Ｌｏｗ’の時は、シフトレ
ジスタ１２からメモリアレイ１ノへデータが転送される
。また、シフトレジスタ１２からのシリアル出力は、４
本あり、０ビツト、６４ビツト、１２８ビツト、１９２
ビツト目から出ている。この選択はＣＡＳがＬｏｗ　”
になった時のアドレスラインのＡ・６．Ａ７によって行
なわれる。

そして−反選択すれば、その選択結果は保持され続ける
。

ここで、上記第１図のメモリを用いて構成されたビデオ
ＲＡＭのビデオ信号生成手段を第３図及び第１３図を用
いて説明する。クロックシエネレータ３２よシ発生され
たクロックをｎ分周ロジック３３で分周して、メモリ２
８を構成するｎ個の各メモリＩＣ３１・・・のＳＣＫに
入力し、シリアル出力（５ｏｏｔ（ｉ））を得る。この
データは、ｎ分周ロジック３３から別に出力されるパル
ス（シフトレジスタロートノ量ルス）によって、メモリ
２８の外部に設けられたシフトレジスタ３４にセットさ
れる。シフトレジスタ３４にはクロックが直接入力され
ていて、これによυセットされたデータがシフトされ、
最終的なシリアル出力（ＳＯ）となる。

次に本発明の実施例による動作を説明する。

第６図に示すＲＡＭ　−１の動作タイミングは上述した
第１図に示すダイナミックＲＡＭ　（ＴＭＳ４１６１　
）と同様である。

第７図に示すＲＡＭ　−２の動作タイミングを第１４図
乃至第１７図を用いて説明する。第１４図乃至第１７図
に示すように、リード／ライトのタイミングは基本的に
は上述した第１図の場合と同じである。しかし、データ
とアドレスと時分割で処理しているので、カラムアドレ
スをＣＡＳでＲＡＭにセットした後、リードではＡＤｏ
〜ＡＤ７にデータをセットし、Ａ／Ｄを“Ｌｏｗ”にす
る（アドレスをセットしている時は、〜Φは”Ｈｉｇｈ
″）。又、ライトの時は、カラムアドレスのセット後、
Ａ／Ｄを”Ｌｏｗ“にすることにより、データがＡＤｏ
−ＡＤ７に出力される。又、リフレッシュ動作メモリア
レイ７ノからシフトレジスタ７２へのデータ転送動作、
及びシフトレジスタ７２の動作等については上述した第
１図の場合と同様である。

第８図（４）の構成に於いては、第１８図のタイムチャ
ートに示しているように、クロックジェネレータ（Ｃ−
Ｃ）からのクロックと１６分周ロジック（ＤＩＶ）から
の信号により、１つのＲＡＭ（ＲＡＭ　−２）　８９か
ら８ビツトの５ｏｕｔを得たら、次に別のＲＡＭ　（Ｒ
ＡＭ−２）　８９から８ビツトの５ｏｕｔを得るという
動作をする。第８図（Ｂ）の構成は、第１９図に示すよ
うに、２つのＲＡＭ　（ＲＡＭ−２）８９．８９に、互
いに反転した形のクロックを与えることによシ、各ＲＡ
Ｍ　（ＲＡＭ−２）８９．８９に交互に５ｏｕｔを出力
する。

第９図に示すＲＡＭ　−３の動作は、ランダムリード／
ライト、及びリフレッシュ動作については、第７図に示
すＲＡＭ　−２の場合と同じである。

シリアル出力については、そのタイミングを第２０図に
示す。又、上記ＲＡＭ　−３を用いたビデオＲＡＭの回
路（１ｆ）成例を第１０図に示している。

Ｅｉｎ力げＨｊ　ｇｈ”になることによシ、Ｂｏｕｔか
得られる。そして８ビツト分出力すると、５ｏｕｔは止
まり、Ｋｏｕｔにパルスが出力される。このＥｏｕｔを
次のＲＡＭ　（ＲＡＭ　−ｓ　）　Ｊ　ｏ　ｙがＥｉｎ
で受けて、今述べた動作をくシ返す。また、ＴＥＨに関
するタイミングを第２１図に示す。ＲＡＳが“Ｌｏｗ”
になった時、ＴＲ／ＱＥ及びＴＥＲがＬＯＷ”であると
、そのＲＡＭ　（ＲＡＭ　−３）　１０９からシリアル
出力が出力され始める。つまシ、複数のＲＡＭの間で、
８ビツトずつの５ｏｕｔがＥｉｎ　、　Ｅｏｕｔを用い
て出力されている場合、ＴＥＲによってＲＡＭをリセッ
）Ｌ、ＴＥＲが”　Ｌｏｗ　’のＲＡＭ　、１：　Ｄ一
連のシリアル出力が再び始まる。

第１１図に示すＲＡＭ　−４の動作は上述した第９図の
ＲＡＭ　−３の場合と殆ど同じである。異っているのは
、ＲＡＭ　−３ではＴＥＲによって一連のシリアル出力
の始まシを指定していだが、ＲＡＭ−４では、始まりを
指定する時に、ｇｏｕｔとワイヤードオアされている１
ぎ号線でＥｉｎを制御することによシリアル出力の始ま
シを指定する。

この（ｇ号線をＬｏｗ”にしておくと、ｇｏｕｔが”Ｈ
ｉｇｈ”になってもＥｉｎは’　ｌ、□ｗ　”のままで
、とのＲ４〜■（ＲＡＭ　−４）は次のクロックで出力
を出さない。上記信号税が″Ｈｉｇｈ　”であると、Ｅ
ｏｕｔが−Ｈｉｇｈ”になった時、Ｅｉｎが−Ｈ１ｇｈ
”になる。これによって、このＲＡＭは次のクロックか
ら出力を出す。面、電動投入直後、各ＲＡＭから８クロ
ック分シリアル出力を出してからＥｏｕｔが＠Ｈｉ　ｇ
ｈ”になるよう、第１１図のシリアル出力制御ロジッり
９３ＡＫパワ一オンリセツト回路が設けられる。

以上のように、メモリアレイのデータ入力端をＣＰＵの
パス―ｉに適合したｉビット（例えば８ビツト）−４′
ラレル栴成としたことにより、ＣＰＵのバス幅に合わせ
てＲＡＭチップを配列する必被がなく、従って所望する
メモリアレイをもつビデオＲＡＭを容易に得ることがで
きるとともに、外イ」け回路を削減でき、構成をｌｌｊ
　累化できる。又、ｒ　ＴＭＳ　４１６１　Ｊではメモ
リチップの記憶内容を現状以上に大きなものにしようと
すると、これに伴ってアドレスラインのビン数を増やさ
なければならないが、上記実施例においては５１２にビ
ットになるまでビン数を増やす必要がない。

〔発り」の効果〕

以上評記したように本発明のビデオＲＡＭによれは、ビ
デオ信号用のシリアル出力端をもつダイナミックメモリ
装置において、メモリアレイのデータ入力端をＣＰＵの
ｒ−タバス幅に適合した複数ビットパラレル構成とした
ことにより、ビデオＲＡＭを構成するしのメモリ容址の
適正化、並びに外信は回路素子の削減、及びとれに伴う
装置構成の部系化が計れる。

【図面の簡単な説明】

第１図乃至第４図はそれぞれ従来のビデオＲＡＭ構成を
説明するだめのブロック図、第５図は本発明の基本構成
を船、明するだめの概念図、第６図は本発明の第１の実
施例に於けるＲＡＭ　（ＲＡＭ−１）の構成を宗すブロ
ック図、第７図は本発明の第２の実施例に於けるＲＡＭ
　（ＲＡＭ　−、？　）　Ｑ構成を示すブロック図、第
８図に）及び同図（Ｂ）はそれぞれ上記第２の実施例に
於けるＲＡＭ　（ＲＡＭ　−２）を用いたビデオＲＡＭ
　４Ｈ構の構成例を示すブロック図、第９図は本発明の
第３の実施例に於けるＲＡＭ　（ＲＡＭ　−３）の構成
を示すブロック図、第１０図は上記第３の実施例に於け
るＲＡＭ（ＲＡＭ　−３）を用いたビデオＲＡＭ機構の
構成例を示すブロック図、第１１図は本発明の第４の実
施例に於けるＲＡＭ　（ＲＡＭ　−４）の構成を示すブ
ロック図、第１２図は上記第４の実施例に於けるＲＡＭ
　（ＲＡＭ−４）を用いたビデオＲＡＭ機構の構成例を
示すブロック図、第１３図乃至第２２図はそれぞれ上記
実施例の動作を説明するためのタイムチャート、第２３
図（４）は上記第１の実施例に於けるＲＡＭ　（’　Ｒ
ＡＭ　−１）のビン配列例を示す図、同図（Ｂ）は上記
第２の実施例に於けるＲＡＭ　（ＲＡＭ　−２）のビン
配列例を示す図、同図（Ｃ）は上記第３の実施例に於け
るＲＡＭ　（ＲＡＭ　−３）のぎン配列例を示す図、同
図（６）は上記第４の実施例に於けるＲＡＭ　（ＲＡＭ
　−４）のビン配列例を示す図である。５１．６１，７１．９１・・・メモリアレイ、５２．６
２，７２．９２・・・シフトレジスタ、６３．７３，８
５，９４，１０５・・・制御ロジック、６４．７４・・
・ダート回路、６５．７５゜９６・・・シリアル出力ダ
ート、６６．７６．９７・・−５ｏｕｔ用ｆ−）、８　
Ｊ　、１　０　１・ＣＰＵ、８２　。８６．１０２，１０６・・・制御信号ライン、８３゜１
０３・・・アドレスバス、８４，１０４・・・データバ
ス、８７．８８，１０７，１０８・・・アドレス・デー
タバス、８９．８９・・・ＲＡＭ−２，９Ｊ　。９３Ａ・・・シリアル出力制御ロジック、１０９゜１０
９・・・ＲＡＭ　−３，２０９、２０９・・・ＲＡＭ　
−４゜出願人代理人　弁理士　鈴　江　武　彦第５図第６図第７図第１４図ｒｅａｄ　ｃｙｃｌｅ　ｔｉｍｉｎｇ第１５図ｗｒｉｔｅ　ｃｙｃｌｅ　ｔｉｍｉｎｇ第２３図（Ａ）（Ｃ）ＣＢ）ＣＤ）

Claims

【特許請求の範囲】

（１）　ビデオ信号用のシリアル出力端をもつダイナミ
ックメモリ装置に於いて、メモリアレイのデータ入力端
をｎピッ）　ｉ４ラレル構成とし、前記メモリアレイに
ｎビット幅のパスを介してｎピッ）　１１５−位でデー
タを書込むことを特徴とするビデオＲＡＭ　０
（２）　前記メモリアレイのアドレス指定を行なう内部
アドレスラインを前記メモリアレイの内部データライン
として時分割に使用することを特徴とする特許請求の範
囲第１項記載のビデオＡＭ　０