JPS6073743A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS6073743A JPS6073743A JP18038183A JP18038183A JPS6073743A JP S6073743 A JPS6073743 A JP S6073743A JP 18038183 A JP18038183 A JP 18038183A JP 18038183 A JP18038183 A JP 18038183A JP S6073743 A JPS6073743 A JP S6073743A
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- read
- jump
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明はデータ処理装置におけるマイクロプログラム制
御装置に関し、特に読出し専用メモリ（以下ＲＯＭと略
称す）に記憶されているマイクロプログラムのノＱッチ
方式のハードウェア構成に関するものである。
御装置に関し、特に読出し専用メモリ（以下ＲＯＭと略
称す）に記憶されているマイクロプログラムのノＱッチ
方式のハードウェア構成に関するものである。
従来技術
従来、この種のマイクロプログラムがＲＯＭに記憶され
ているマイクロプログラム制御装置は、マイクロプログ
ラムのｉＥッチ手段が付いていないため、マイクロプロ
グラムにバッグがあって修正を必要とするときには該当
するＲＯＭの再書込みを行わなければならない。そのた
め、バッグの発見から対策処置完了までに多くの時間を
要するという欠点があった。
ているマイクロプログラム制御装置は、マイクロプログ
ラムのｉＥッチ手段が付いていないため、マイクロプロ
グラムにバッグがあって修正を必要とするときには該当
するＲＯＭの再書込みを行わなければならない。そのた
め、バッグの発見から対策処置完了までに多くの時間を
要するという欠点があった。
発明の目的
本発明の目的は、上記従来の欠点を解決し、マイクロプ
ログラムのバッグの仮装置を容易に行えるようにしたマ
イクロプログラム制御装置を提供することにある。
ログラムのバッグの仮装置を容易に行えるようにしたマ
イクロプログラム制御装置を提供することにある。
発明の構成
本発明によれば、アドレスバスからのアドレスによって
記憶されているマイクロ命令が順次読み下ＲＡＭと略称
す）と、該パッチ用ＲＡＭにマイクロ命令等を書き込む
ためのアドレス／データ設定回路とを有すると共に、少
なくとも１つの前記ＲＯＭ上のパッチすべきアドレス値
が設定された・ぐッチアドレス設定回路と、該各・ぐツ
チアドレス設定回路対応に設けられ、該パッチアドレス
設定回路のアドレス設定値と前記アドレスバスのアドレ
スとを比較するアドレス比較回路と、該アドレス比較回
路のうちどれか１つで前記アドレスバスのアドレスと前
記パッチアドレス設定回路のアドレス設定値が一致した
ときに前記ＲＯＭの読出しを禁止する手段と、前記アド
レスバスのアドレスと前記・母ッチアドレス設定回路の
アドレス設定値とが一致したアドレス比較回路に応じて
対応する前記・ぐツチ用ＲＡＭのアドレスへ強制的にジ
ャンプするだめのジャンプアドレスを発生するジャンプ
アドレス発生回路とを有し、アドレスバスのアドレスが
・ぐッチアドレス設定回路に設定された・ぐッチアドレ
スと一致したときにパッチ用ＲＡＭヘジャンプしてノｆ
ッチ用ＲＡＭに書込まれているマイクロプログラムを実
行できるようにしたマイクロプログラム制御装置が得ら
れる。
記憶されているマイクロ命令が順次読み下ＲＡＭと略称
す）と、該パッチ用ＲＡＭにマイクロ命令等を書き込む
ためのアドレス／データ設定回路とを有すると共に、少
なくとも１つの前記ＲＯＭ上のパッチすべきアドレス値
が設定された・ぐッチアドレス設定回路と、該各・ぐツ
チアドレス設定回路対応に設けられ、該パッチアドレス
設定回路のアドレス設定値と前記アドレスバスのアドレ
スとを比較するアドレス比較回路と、該アドレス比較回
路のうちどれか１つで前記アドレスバスのアドレスと前
記パッチアドレス設定回路のアドレス設定値が一致した
ときに前記ＲＯＭの読出しを禁止する手段と、前記アド
レスバスのアドレスと前記・母ッチアドレス設定回路の
アドレス設定値とが一致したアドレス比較回路に応じて
対応する前記・ぐツチ用ＲＡＭのアドレスへ強制的にジ
ャンプするだめのジャンプアドレスを発生するジャンプ
アドレス発生回路とを有し、アドレスバスのアドレスが
・ぐッチアドレス設定回路に設定された・ぐッチアドレ
スと一致したときにパッチ用ＲＡＭヘジャンプしてノｆ
ッチ用ＲＡＭに書込まれているマイクロプログラムを実
行できるようにしたマイクロプログラム制御装置が得ら
れる。
この発明の実施例
次に本発明について図面を参照して詳細に説明する。
第１図は本発明によるマイクロプログラム制御装置の一
実施例の構成を示したブロック図、第２図は第１図に示
したジャンプアドレス発生回路６を更に詳細に示した回
路図、第３図は第１図に示したＲＯＭ １とノｆツチ用
ＲＡＭ ８のアドレス領域を示した説明図である。
実施例の構成を示したブロック図、第２図は第１図に示
したジャンプアドレス発生回路６を更に詳細に示した回
路図、第３図は第１図に示したＲＯＭ １とノｆツチ用
ＲＡＭ ８のアドレス領域を示した説明図である。
第１図において、アドレスバス１００ ハＲＯＭ １の
入力、アドレス比較回路３−１〜３−ｎの一方の入力、
及び送信回路５の入力に接続される。
入力、アドレス比較回路３−１〜３−ｎの一方の入力、
及び送信回路５の入力に接続される。
ＲＯＭ １の出力はデータバス２００と接続される。
ｉ９ッチアドレス設定回路２−１〜２−ｎは、スイッチ
によｐ ＲＯＭ １の・母ツチすべきアドレスを設定す
るものであり、それぞれアドレスバス２０−１〜２０−
ｎによシアドレス比較回路３−１〜３−ｎの他方の入力
と接続される。アドレス比較回路３−１〜３−ｎの一方
の出力は、アドレス−敷線（５） ３０−１〜３０− ｎによりＯＲ回路４と接続され。
によｐ ＲＯＭ １の・母ツチすべきアドレスを設定す
るものであり、それぞれアドレスバス２０−１〜２０−
ｎによシアドレス比較回路３−１〜３−ｎの他方の入力
と接続される。アドレス比較回路３−１〜３−ｎの一方
の出力は、アドレス−敷線（５） ３０−１〜３０− ｎによりＯＲ回路４と接続され。
アドレス比較回路３−１〜３−ｎの他の出力は。
ジャンプアドレス選択線３１−１〜３０−ｎによシジャ
ンプアドレス発生回路６と接続される。ＯＲ回路４の出
力であるＲＯＭ禁止線４０は、 ＲＯＭ １ 。
ンプアドレス発生回路６と接続される。ＯＲ回路４の出
力であるＲＯＭ禁止線４０は、 ＲＯＭ １ 。
ＯＲ回路９の一方の入力端子、およびジャンプアドレス
発生回路６へ入力される。送信回路５は。
発生回路６へ入力される。送信回路５は。
アドレスバス７１によジノやツチ用ＲＡＭ ８と接続さ
れる。ジャンプアドレス発生回路６は、アドレスバス７
１により・ぐツチ用ＲＡＭ ８と接続される。
れる。ジャンプアドレス発生回路６は、アドレスバス７
１により・ぐツチ用ＲＡＭ ８と接続される。
ＲＡＭアドレス／データ設定回路７は、 ＲＡＭ書込み
中表水線７０によりＯＲ回路９の他方の入力端子。
中表水線７０によりＯＲ回路９の他方の入力端子。
およびジャンプアドレス発生回路６と接続され。
アドレスバス７１．データバス７２および書込み許可線
７３によりノｆツチ用ＲＡＭ ８と接続される。
７３によりノｆツチ用ＲＡＭ ８と接続される。
）Ｅッチ用ＲＡＭ ８の出力はデータバス２００と接続
される。ＯＲ回路９の出力である送信許可線９０は送信
回路５に入力される。
される。ＯＲ回路９の出力である送信許可線９０は送信
回路５に入力される。
次に第２図を参照して、ジャンプアドレス発生回路６の
構成について更に詳細に説明する。選択（６） 回路６０には複数のジャンプアドレスバス６８−１〜６
８−ｎ とエンコーダ６１の出力である選択線６６が入
力される。送信回路６２には９選択回路６０の出力であ
るアドレスバス６５およびＯＲ回路６４の出力である送
信許可線６７が入力される。
構成について更に詳細に説明する。選択（６） 回路６０には複数のジャンプアドレスバス６８−１〜６
８−ｎ とエンコーダ６１の出力である選択線６６が入
力される。送信回路６２には９選択回路６０の出力であ
るアドレスバス６５およびＯＲ回路６４の出力である送
信許可線６７が入力される。
送信回路６２の出力であるアドレスバス７１はパッチ用
ＲＡＭ ８に入力される。エンコーダ６１には複数のア
ドレス比較回路３−１〜３−ｎ（第１図）からの選択線
３１−１〜３１−ｎが入力される。
ＲＡＭ ８に入力される。エンコーダ６１には複数のア
ドレス比較回路３−１〜３−ｎ（第１図）からの選択線
３１−１〜３１−ｎが入力される。
ＯＲ回路６４には書込み中表水線７０およびＮＯＴ回路
６３の出力線が入力される。ＮＯＴ回路６３にはＲＯＭ
禁止線４０が入力される。
６３の出力線が入力される。ＮＯＴ回路６３にはＲＯＭ
禁止線４０が入力される。
次に第１図〜第３図を参照して１本実施例の動作説明を
行う。
行う。
ＲＡＭアドレス／データ設定回路７はパッチ用ＲＡＭ
８にマイクロ命令等を書込むだめの手段であり、アドレ
スとデータ設定用のスイッチ回路と。
８にマイクロ命令等を書込むだめの手段であり、アドレ
スとデータ設定用のスイッチ回路と。
書込み中表水線７０および書込み許可線７３を制御する
回路から成っている。ＲＡＭアドレス／データ設定回路
７が・ぐツチ用ＲＡＭ ８に書込み中は、書込み中表水
線７０が論理Ｉｔ Ｉ ＩＩとなり、書込み許可線７３
が論理ＩＩ ＯＩＩとなる。書込み中表水線７０が論理
ｔ（１１１になると、ＯＲ回路９およびＯＲ回路６４の
出力が論理ＩＩ Ｉ ＩＩとなり、送信回路５および送
信回路６２の出力を非活性状態にする。つまり、・やッ
チ用ＲＡＭ ８への書込み中に関しテハ、アドレスバス
７１はＲＡＭアドレス／データ設定回路７からの出力の
み有効となる。ＲＡＭ書込み中でないとき書込み中表水
線７０が論理°゛０”となり書込み許可線７３が論理゛
′１″′となる。
回路から成っている。ＲＡＭアドレス／データ設定回路
７が・ぐツチ用ＲＡＭ ８に書込み中は、書込み中表水
線７０が論理Ｉｔ Ｉ ＩＩとなり、書込み許可線７３
が論理ＩＩ ＯＩＩとなる。書込み中表水線７０が論理
ｔ（１１１になると、ＯＲ回路９およびＯＲ回路６４の
出力が論理ＩＩ Ｉ ＩＩとなり、送信回路５および送
信回路６２の出力を非活性状態にする。つまり、・やッ
チ用ＲＡＭ ８への書込み中に関しテハ、アドレスバス
７１はＲＡＭアドレス／データ設定回路７からの出力の
み有効となる。ＲＡＭ書込み中でないとき書込み中表水
線７０が論理°゛０”となり書込み許可線７３が論理゛
′１″′となる。
・クツチアドレス設定回路２−１に・マツチすべきアド
レス（・クツチアドレス１）を設定しておくと。
レス（・クツチアドレス１）を設定しておくと。
アドレスバス１００のアドレスがこのノクッチアドレス
Ｉと一致したとき、アドレス比較回路３−１はアドレス
−敷線３０−１を論理” １”にする。
Ｉと一致したとき、アドレス比較回路３−１はアドレス
−敷線３０−１を論理” １”にする。
アドレス−敷線３０−１が論理ＩＩ １７１になると。
ＯＲ回路４の石力であるＲＯＭ禁止線４０が論理′“ｌ
″′となる。ＲＯＭ禁止線４０が論理” １ ”になる
とＲＯＭ １は読出し不能状態になる。又、ＯＲ回路９
の出力である送信許可線９０が論理Ｉｔ １ ＄１とな
り送信回路５の出力が不活性状態と々る。一方。
″′となる。ＲＯＭ禁止線４０が論理” １ ”になる
とＲＯＭ １は読出し不能状態になる。又、ＯＲ回路９
の出力である送信許可線９０が論理Ｉｔ １ ＄１とな
り送信回路５の出力が不活性状態と々る。一方。
ジャンプアドレス発生回路６内のＮＯＴ回路６３の出力
が論理ＩＩ Ｏ’ｇとなり、書込み中表水線７０が論理
“′０″となっているのでＯＲ回路６４の出力線６７は
論理″０″と々シ、送信回路６２が有効となる。前記ア
ドレス比較回路３−１はアドレスが一致したときにジャ
ンプアドレス選択線３１−１を論理″１”にする。この
ときエンコーダ６１は選択線６６に選択信号を送出し選
択回路６０の出力としてジャンプアドレス１（６８−１
）を送出する。
が論理ＩＩ Ｏ’ｇとなり、書込み中表水線７０が論理
“′０″となっているのでＯＲ回路６４の出力線６７は
論理″０″と々シ、送信回路６２が有効となる。前記ア
ドレス比較回路３−１はアドレスが一致したときにジャ
ンプアドレス選択線３１−１を論理″１”にする。この
ときエンコーダ６１は選択線６６に選択信号を送出し選
択回路６０の出力としてジャンプアドレス１（６８−１
）を送出する。
ここで、第３図に示すようにＲＯＭ １を指定できるア
ドレス領域（ＲＯＭ領域）とｉ４ッチ用ＲＡＭ ８を指
定できるアドレス領域（・マツチ用ＲＡＭ領域）とは。
ドレス領域（ＲＯＭ領域）とｉ４ッチ用ＲＡＭ ８を指
定できるアドレス領域（・マツチ用ＲＡＭ領域）とは。
分離されている。ジャンプアドレストジヤンプアドレス
ｎはＲＯＭ領域からｉ４ツチ用ＲＡＭ領域への飛び光用
先頭番地であり、ジャンプアドレス発生回路６で作られ
る。
ｎはＲＯＭ領域からｉ４ツチ用ＲＡＭ領域への飛び光用
先頭番地であり、ジャンプアドレス発生回路６で作られ
る。
前記ジャンプアドレス１は、送信回路６２を経由してア
ドレスバス７１上に現われ、ノクッチ用（９） ＲＡＭ ８に入力される。ノｆ ツチ用ＲＡＭ ８には
前もってマイクロ命令コードが書込まれているので。
ドレスバス７１上に現われ、ノクッチ用（９） ＲＡＭ ８に入力される。ノｆ ツチ用ＲＡＭ ８には
前もってマイクロ命令コードが書込まれているので。
ＲＯＭ １のノｆッチアドレス１のマイクロ命令の代り
にノｅッチ用ＲＡＭ ８のジャンプアドレス１０マイク
ロ命令１が実行される。
にノｅッチ用ＲＡＭ ８のジャンプアドレス１０マイク
ロ命令１が実行される。
ジャンプアドレス１のマイクロ命令１の実行が終了する
と２次のマイクロ命令２の読出しを行なう為に、７°ロ
グラムカウンタ（図示せず）の内容が１増加する。そし
て、プログラムカウンタの内容をアドレスレジスタ（図
示せず）に移すことによ）、アドレスバス１００にはジ
ャンプアドレス１＋１のアドレス値が現われる。ここで
、ノクッチアドレス設定回路２−１〜２−ｎの出力であ
るアドレスバス２０−１〜２０−ｎのアドレス値（”
。
と２次のマイクロ命令２の読出しを行なう為に、７°ロ
グラムカウンタ（図示せず）の内容が１増加する。そし
て、プログラムカウンタの内容をアドレスレジスタ（図
示せず）に移すことによ）、アドレスバス１００にはジ
ャンプアドレス１＋１のアドレス値が現われる。ここで
、ノクッチアドレス設定回路２−１〜２−ｎの出力であ
るアドレスバス２０−１〜２０−ｎのアドレス値（”
。
チアドレストｉ＋ 、ｙチアドレスｎ）はＲＯＭ領域内
を指定しているので、アドレス比較回路３−１〜３−ｎ
は一致がとれずアドレス−敷線３０−１〜、．３０−
ｎは論理”０″となる。従ってＲＯＭ禁止線４０が論理
“０″′となり、送信許可線９ｏが論理°゛０”テ、送
信回路５はアドレスバス７１にジャ（１０） ンノアドレス１＋１のアドレス値を送出する。パッチ用
ＲＡＭ ８はアドレスバス７１にジャンプアドレス１＋
１のアドレス値が現われると、データバス２００にジャ
ンプアドレス１＋１のマイクロ命令２のコードを出力す
る。このようにしてパッチ用ＲＡＭ領域に書込まれたマ
イクロ命令が順次実行される。ノｆツチ用ＲＡＭ領域の
パッチプログラムの最終マイクロ命令（マイクロ命令ｍ
）をＲＯＭ領域へ戻ルヨうなジャンプ命令にしておくこ
とにより。
を指定しているので、アドレス比較回路３−１〜３−ｎ
は一致がとれずアドレス−敷線３０−１〜、．３０−
ｎは論理”０″となる。従ってＲＯＭ禁止線４０が論理
“０″′となり、送信許可線９ｏが論理°゛０”テ、送
信回路５はアドレスバス７１にジャ（１０） ンノアドレス１＋１のアドレス値を送出する。パッチ用
ＲＡＭ ８はアドレスバス７１にジャンプアドレス１＋
１のアドレス値が現われると、データバス２００にジャ
ンプアドレス１＋１のマイクロ命令２のコードを出力す
る。このようにしてパッチ用ＲＡＭ領域に書込まれたマ
イクロ命令が順次実行される。ノｆツチ用ＲＡＭ領域の
パッチプログラムの最終マイクロ命令（マイクロ命令ｍ
）をＲＯＭ領域へ戻ルヨうなジャンプ命令にしておくこ
とにより。
ＲＯＭ領域の本来のマイクロプログラムへ復ｉすること
かできる。
かできる。
本実施例では、パッチアドレス設定回路２−１〜２−ｎ
が複数あるので、夫々にパッチアドレス１ ＝ ｎを設
定することによって複数箇所をパッチすることができる
。
が複数あるので、夫々にパッチアドレス１ ＝ ｎを設
定することによって複数箇所をパッチすることができる
。
発明の効果
本発明は以上説明したようにアドレスがパッチアドレス
と一致したときには強制的にパッチ用ＲＡＭ７Ｐレスに
ノヤンノする構成にすることにょシ、マイクロプログラ
ムの修正を短時間にしかも容易に行えるという効果があ
る。
と一致したときには強制的にパッチ用ＲＡＭ７Ｐレスに
ノヤンノする構成にすることにょシ、マイクロプログラ
ムの修正を短時間にしかも容易に行えるという効果があ
る。
第１図は本発明によるマイクロプログラム制御装置の一
実施例の構成を示しだブロック図、第２図は第１図に示
したジャンプアドレス発生回路６を更に詳細に示した回
路図、第３図は第１図に示したＲＯＭ １とノｆッチ用
ＲＡＭ ８のアドレス領域を示した説明図である。 １−ＲＯＭ （読出し専用メモリ）、２−１〜２−ｎ・
・・ノ９ツチアドレス設定回路、３−１〜３−ｎ・・・
アドレス比較回路、４・・・ＯＲ回路、５・・・送信回
路。 ６・・・ジャンプアドレス発生回路、７・・・ＲＡＭア
ドレス／データ設定回路、８・・・パッチ用ＲＡＭ （
随時読出し書込みメモリ）、９・・・ＯＲ回路、２０−
１〜２０−ｎ・・・アドレスバス、３０−１〜３０−ｎ
・・・アドレス−敷線、３１−１〜３１−ｎ・・・ジャ
ンプアドレス選択線、４０・・・ＲＯＭ禁止線、６０・
・・選択回路。 ６１・・・エンコーダ、６２・・・送信回路、６３・・
・ＮＯＴ回路、６４・・・ＯＲ回路、６５・・・アドレ
スバス。 ６６・・・選択線、６７・・・送信許可線、６８−１〜
６８−ｎ・・・ジャンプアドレスパス、７０・・・書込
み中表水線、 ７１・・・アドレスバス、７２・・・７
”−タバス。 ７３・・・書込み許可線、９０・・・送信許可線、１０
０・・・アドレスバス、２００・・・ｆ−１’バス。 （１３）
実施例の構成を示しだブロック図、第２図は第１図に示
したジャンプアドレス発生回路６を更に詳細に示した回
路図、第３図は第１図に示したＲＯＭ １とノｆッチ用
ＲＡＭ ８のアドレス領域を示した説明図である。 １−ＲＯＭ （読出し専用メモリ）、２−１〜２−ｎ・
・・ノ９ツチアドレス設定回路、３−１〜３−ｎ・・・
アドレス比較回路、４・・・ＯＲ回路、５・・・送信回
路。 ６・・・ジャンプアドレス発生回路、７・・・ＲＡＭア
ドレス／データ設定回路、８・・・パッチ用ＲＡＭ （
随時読出し書込みメモリ）、９・・・ＯＲ回路、２０−
１〜２０−ｎ・・・アドレスバス、３０−１〜３０−ｎ
・・・アドレス−敷線、３１−１〜３１−ｎ・・・ジャ
ンプアドレス選択線、４０・・・ＲＯＭ禁止線、６０・
・・選択回路。 ６１・・・エンコーダ、６２・・・送信回路、６３・・
・ＮＯＴ回路、６４・・・ＯＲ回路、６５・・・アドレ
スバス。 ６６・・・選択線、６７・・・送信許可線、６８−１〜
６８−ｎ・・・ジャンプアドレスパス、７０・・・書込
み中表水線、 ７１・・・アドレスバス、７２・・・７
”−タバス。 ７３・・・書込み許可線、９０・・・送信許可線、１０
０・・・アドレスバス、２００・・・ｆ−１’バス。 （１３）
Claims (1)
- 【特許請求の範囲】 １、 アドレスバスからのアドレスによって記憶されて
いるマイクロ命令が順次読み出される読出し専用メモリ
を有するマイクロプログラム制御装置において、ノクツ
チ用随時読出し書込みメモリと。 該・ぐッチ用随時読出し書込みメモリにマイクロ命令等
を書き込むだめのアドレス／データ設定回路と、少なく
とも１つの前記読出し専用メモリ上の・母ツチすべきア
ドレス値が設定されたノクツチアドレス設定回路と、該
各パッチアドレス設定回路対応に設けられ、該パッチア
ドレス設定回路のアドレス設定値と前記アドレスバスの
アドレスと全比較するアドレス比較回路と、該アドレス
比較回路のうちどれか１つで前記アドレスバスのアドレ
スト前記”ッチアドレス設定回路のアドレス設定値が一
致したときに前記読出し専用メモリの読出しを禁止する
手段と、前記アドレスバスのアドレスと前記・ぐッチア
ドレス設定回路のアドレス設定値とが一致したアドレス
比較回路に応じて対応する前記ノｊッチ用随時読出し書
込みメモリのアドレスへ強制的にジャンプするためのジ
ャンプアドレスを発生するジャンプアドレス発生回路と
を有するマイクロプログラム制御装置。 ２、 前記・ぐッチ用随時読出し書込みメモリを指定で
きるアドレス領域が前記読出し専用メモリを指定できる
アドレス領域と分離している特許請求の範囲第１項記載
のマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18038183A JPS6073743A (ja) | 1983-09-30 | 1983-09-30 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18038183A JPS6073743A (ja) | 1983-09-30 | 1983-09-30 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6073743A true JPS6073743A (ja) | 1985-04-25 |
Family
ID=16082237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18038183A Pending JPS6073743A (ja) | 1983-09-30 | 1983-09-30 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6073743A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0688138A3 (en) * | 1994-06-15 | 1997-08-20 | Nec Corp | Selective call receiver |
-
1983
- 1983-09-30 JP JP18038183A patent/JPS6073743A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0688138A3 (en) * | 1994-06-15 | 1997-08-20 | Nec Corp | Selective call receiver |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3563768B2 (ja) | Ｒｏｍプログラム変更装置 | |
| CN107657153A (zh) | 一种芯片内flash区的代码保护方法及装置 | |
| JPS6073743A (ja) | マイクロプログラム制御装置 | |
| JP3055999B2 (ja) | マイクロプログラム制御装置群 | |
| JP2004126658A (ja) | プロセッサシステム | |
| JPH0333926A (ja) | ワンチップマイクロコンピュータ | |
| JPH1020906A (ja) | データ処理装置及びデータ処理方法 | |
| JP2003509769A (ja) | 静的記憶装置内のマイクロ命令を修正するための方法及び装置 | |
| JPS5816349A (ja) | メモリ拡張代替方式 | |
| JPH0612253A (ja) | マイクロコンピュータ | |
| JPS63156231A (ja) | リ−ドオンリ−メモリ内命令の変更方法 | |
| JPS59100962A (ja) | マイクロコンピユ−タ | |
| GB2330428A (en) | ROM program patching in an embedded microprocessor | |
| KR100277458B1 (ko) | 피엘씨 시스템 제어장치 및 제어방법 | |
| JPH0490032A (ja) | マイクロコンピュータ | |
| JPS60221829A (ja) | デ−タ処理装置 | |
| JPH05209938A (ja) | 半導体試験装置のパターン発生器 | |
| JPS63159935A (ja) | デ−タ処理装置 | |
| JP2004185356A (ja) | デバッグ装置 | |
| JPS582943A (ja) | メモリ拡張代替方式 | |
| JPH11110207A (ja) | 情報処理装置 | |
| JPH02280231A (ja) | マイクロプログラム制御装置 | |
| JP2001290638A (ja) | コンピュータシステム及び命令入換え方法 | |
| JPS6288035A (ja) | マイクロプログラム制御装置 | |
| JPH056280A (ja) | 割り込み制御方式 |