JPS6073754A - 分担制御方式 - Google Patents
分担制御方式Info
- Publication number
- JPS6073754A JPS6073754A JP58181146A JP18114683A JPS6073754A JP S6073754 A JPS6073754 A JP S6073754A JP 58181146 A JP58181146 A JP 58181146A JP 18114683 A JP18114683 A JP 18114683A JP S6073754 A JPS6073754 A JP S6073754A
- Authority
- JP
- Japan
- Prior art keywords
- data
- terminal control
- control device
- terminal
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Exchange Systems With Centralized Control (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明はデータ処理システムの２重制御における分担制
御方式に関する。
御方式に関する。
ｔｂｌ 技術の背景
近年データ処理技術の発達とその普及に伴い、データ処
理システムはより高度化、大規模化且多様化するように
なった。
理システムはより高度化、大規模化且多様化するように
なった。
（ｃｌ 従来技術と問題点
第１図に従来および本発明の一実施例のデータ処理シス
テムにおける分担制御方式の概念図を示す。図において
ｌａ、ｌｂは中央処理装置１（ＣＰＵ）。
テムにおける分担制御方式の概念図を示す。図において
ｌａ、ｌｂは中央処理装置１（ＣＰＵ）。
２ａ、２ｂは知能化端末制御装置（ＩＴ（、’）、３は
入出力（Ｉｌｏ）インタフェースおよび４ａ、４ｂ・・
・・・・４ｎは端末装置（ＴＲＭ）である。こ＼で符号
のサフィックスを異にするにＣＰＵ１ａ、ｌｂおよびＩ
ＴＣ２ａ、２ｂは互に同一機能部材、ＴＲＭ４ｂ−ｎは
単一または複数の機能を異にする機橋から構成されるも
のとする。図の構成で正常の２重制御時においてはＣＰ
ＵＩ ａ 、ｌｂよりＩＴＣ２ａにデータ処理のコマン
ドが送出され、ＩＴＣ２ａに受信したコマンドはｌＴｃ
２ａがＩＴＣ２ｂに通知し、１ＴＣ２ａ、２ｂ共に共通
のコマンドに対しデータ処理をし、ｌＴｃ２ａ、２ｂの
状態一致が得られている。
入出力（Ｉｌｏ）インタフェースおよび４ａ、４ｂ・・
・・・・４ｎは端末装置（ＴＲＭ）である。こ＼で符号
のサフィックスを異にするにＣＰＵ１ａ、ｌｂおよびＩ
ＴＣ２ａ、２ｂは互に同一機能部材、ＴＲＭ４ｂ−ｎは
単一または複数の機能を異にする機橋から構成されるも
のとする。図の構成で正常の２重制御時においてはＣＰ
ＵＩ ａ 、ｌｂよりＩＴＣ２ａにデータ処理のコマン
ドが送出され、ＩＴＣ２ａに受信したコマンドはｌＴｃ
２ａがＩＴＣ２ｂに通知し、１ＴＣ２ａ、２ｂ共に共通
のコマンドに対しデータ処理をし、ｌＴｃ２ａ、２ｂの
状態一致が得られている。
ＣＰＵＩａ 、１ｂよりのコマンドが共通であればＣＰ
Ｕ１ａ、ｌｂから同時にコマンドが印加されても問題な
くｌＴｃ２ａがデータ処理を実行し、ｌＴｃ２ａ、２ｂ
におけるデータ処理状態が一致し、２重制御による信頼
性の向上を実現している。しかし例えばＣＰＵ１ｂとＩ
ＩｒＯ２ａ間の通信制御ラインに障害が発生して該ラ
インが使用不能となった時はＣＰＵ１ｂｉｉＩＴＣ２ｂ
ｆこコマンドを送出する。この時はＣＰ Ｕ １ ａ
−＋ ｌ Ｔ Ｃ２ａに、ＣＩ−’Ｕｌｂ−＋１Ｔｃ２
ｂにコマンドを印加する結果となり更にｌＴｃ２ａは■
ＴＣ２ｂに、Ｉ’ｉ’Ｃ２ｂはＩ’ｌ’Ｃ２ａにデータ
処理機能が一致するようにｉ）こ通知し合うので両方か
らのコマンドが衝突する。このよ−うにコマンドが衝突
するとＩ Ｔ Ｃ２ａおよびＩ’ｉ’Ｃ２ｂのデータ処
理を一致させるための処理手順が困難になり、折角ＩＴ
Ｃ２ａ、２ｂｉこマイクロプロセッサ（ＭＰＬＩ、ｌを
内蔵してＣＰ［Ｊｌａ、ｌｂの一部処理機能を代行する
よう知能化した端末制御装置としてもそのためのプログ
ラム開発に要する工数が増加して負担が大きくなる問題
点があった。
Ｕ１ａ、ｌｂから同時にコマンドが印加されても問題な
くｌＴｃ２ａがデータ処理を実行し、ｌＴｃ２ａ、２ｂ
におけるデータ処理状態が一致し、２重制御による信頼
性の向上を実現している。しかし例えばＣＰＵ１ｂとＩ
ＩｒＯ２ａ間の通信制御ラインに障害が発生して該ラ
インが使用不能となった時はＣＰＵ１ｂｉｉＩＴＣ２ｂ
ｆこコマンドを送出する。この時はＣＰ Ｕ １ ａ
−＋ ｌ Ｔ Ｃ２ａに、ＣＩ−’Ｕｌｂ−＋１Ｔｃ２
ｂにコマンドを印加する結果となり更にｌＴｃ２ａは■
ＴＣ２ｂに、Ｉ’ｉ’Ｃ２ｂはＩ’ｌ’Ｃ２ａにデータ
処理機能が一致するようにｉ）こ通知し合うので両方か
らのコマンドが衝突する。このよ−うにコマンドが衝突
するとＩ Ｔ Ｃ２ａおよびＩ’ｉ’Ｃ２ｂのデータ処
理を一致させるための処理手順が困難になり、折角ＩＴ
Ｃ２ａ、２ｂｉこマイクロプロセッサ（ＭＰＬＩ、ｌを
内蔵してＣＰ［Ｊｌａ、ｌｂの一部処理機能を代行する
よう知能化した端末制御装置としてもそのためのプログ
ラム開発に要する工数が増加して負担が大きくなる問題
点があった。
（ｄｌ 発明の目的
本発明の目的は、何れかに障害が発生する異常時には従
来のよう１こＣＰＵＩａ、ＣＰＵＩｂから自系のｌＴｃ
２ａ、２ｂにそれぞれコマンドを印加することな（、ｌ
Ｔｃ２ａ、２ｂの倒れか一方にコマンドを集め、コマン
ドを集中受信するｌＴｃ２ａまたはＩ’ｌ’Ｃ２ｂでは
コマンドに伴うデータの先頭部分に付加したデータアド
レスまたはデータフラグを識別するデータアドレス識別
手段とデータ処理分担を選択する手段を備え、コマンド
に伴うデータの受信毎に、ｌＴｃ２ａかＩＴＣ２ｂかの
処理分担を識別選択するデータ処理ンス丁ムに旧げる分
担制御方式を提供しようとするものである。
来のよう１こＣＰＵＩａ、ＣＰＵＩｂから自系のｌＴｃ
２ａ、２ｂにそれぞれコマンドを印加することな（、ｌ
Ｔｃ２ａ、２ｂの倒れか一方にコマンドを集め、コマン
ドを集中受信するｌＴｃ２ａまたはＩ’ｌ’Ｃ２ｂでは
コマンドに伴うデータの先頭部分に付加したデータアド
レスまたはデータフラグを識別するデータアドレス識別
手段とデータ処理分担を選択する手段を備え、コマンド
に伴うデータの受信毎に、ｌＴｃ２ａかＩＴＣ２ｂかの
処理分担を識別選択するデータ処理ンス丁ムに旧げる分
担制御方式を提供しようとするものである。
ｌｅｔ 発明の構成
この目的はデータを人出力する複数の端末装置および該
端末装置のデータを集配信制御する複数のデータ処理機
能を備えた知能化端末制御装置を３− 配しＡ、８２台の中央処理装置により２重制御するデー
タ処理システムにおいて、該知能化端末装置は中央処理
装置より受信するデータに伴うデータアドレスを識別す
る手段、該識別手段の出力する識別信号に従い該端末制
御装置間におけるデータ処理分担を選択する手段を具備
し、該端末制御装置はデータを中央処理装置より受信す
る都度識別手段をして該データに伴う分担を識別せしめ
、選択手段をして識別手段の識別信号ｌこ従い自己処理
を含む担当端末制御装置に該データを分配せしめ、デー
タを分担処理することを特徴とするデータ処理システム
における分担制御方式を提供することによって達成する
ことが出来る。
端末装置のデータを集配信制御する複数のデータ処理機
能を備えた知能化端末制御装置を３− 配しＡ、８２台の中央処理装置により２重制御するデー
タ処理システムにおいて、該知能化端末装置は中央処理
装置より受信するデータに伴うデータアドレスを識別す
る手段、該識別手段の出力する識別信号に従い該端末制
御装置間におけるデータ処理分担を選択する手段を具備
し、該端末制御装置はデータを中央処理装置より受信す
る都度識別手段をして該データに伴う分担を識別せしめ
、選択手段をして識別手段の識別信号ｌこ従い自己処理
を含む担当端末制御装置に該データを分配せしめ、デー
タを分担処理することを特徴とするデータ処理システム
における分担制御方式を提供することによって達成する
ことが出来る。
ｌｆｌ 発明の実施例
以下図面を参照しつ＼本発明の一実施例について説明す
る。第２図は本発明の一実施例における分担制御方式に
よる知能化端末制御装置ＩＴＣの切換機能のブロック図
である。図において２１はデータアドレス識別手段、２
２は分担選択手段。
る。第２図は本発明の一実施例における分担制御方式に
よる知能化端末制御装置ＩＴＣの切換機能のブロック図
である。図において２１はデータアドレス識別手段、２
２は分担選択手段。
２２ａは自己表示設定回路、２２ｂは切換回路。
４−
ＡＮＤＩ〜Ａ、Ｎ１）５はアンド回路およびＯＲはオア
回路である。図の構成はｌＴｃ２ａ 、２ｂの何れに設
けてもあるいは重複して設けて良いがこ＼ではＩ Ｔ
Ｃ２ａに設けた側について説明する。データアドレス識
別手段２１は入力データの先頭部ｉこ付加されたデータ
アドレスまたはデータフラグを例えばデコーダ機能で識
別し、ａ系宛のデータであることを識別したときはａ信
号出力端子より１を出力保持し、ｂ系宛のデータである
ことを識別したときはｂ信号出力端子より１を出力保持
する。該当がなければＯを出力保持する。自己表示設定
回路２２ａは自己のこ＼ではｌＴｅ２ａであることを示
す固定データａが設定され１を連続送出している。従っ
て他系処理となるデータであることを示すｂ信号が１の
ときはＡＮＤＩにより論理積が得られ切換要求信号とし
て送出されると共に、その切換許可信号が受信されると
ＡＮＩ）３で論理積が得られ他系へデータを送出する切
換回路２２ｂのＡＮＤ４から入力データが送出される。
回路である。図の構成はｌＴｃ２ａ 、２ｂの何れに設
けてもあるいは重複して設けて良いがこ＼ではＩ Ｔ
Ｃ２ａに設けた側について説明する。データアドレス識
別手段２１は入力データの先頭部ｉこ付加されたデータ
アドレスまたはデータフラグを例えばデコーダ機能で識
別し、ａ系宛のデータであることを識別したときはａ信
号出力端子より１を出力保持し、ｂ系宛のデータである
ことを識別したときはｂ信号出力端子より１を出力保持
する。該当がなければＯを出力保持する。自己表示設定
回路２２ａは自己のこ＼ではｌＴｅ２ａであることを示
す固定データａが設定され１を連続送出している。従っ
て他系処理となるデータであることを示すｂ信号が１の
ときはＡＮＤＩにより論理積が得られ切換要求信号とし
て送出されると共に、その切換許可信号が受信されると
ＡＮＩ）３で論理積が得られ他系へデータを送出する切
換回路２２ｂのＡＮＤ４から入力データが送出される。
尚切換許可信号も連秩信号である。ａ信号が１のときは
ｂ信号は０であり自己表示回路２２ａからの１出力によ
りＡＮＤ２で論理積が得られるが切換許可信号がな（Ａ
ＮＤ３の出力は０であり入力データはＡＮＤ５により自
己系処理へ送出される。またデータアドレス識別手段２
１に入力されるデータでａ系、ｂ系の識別が出来ないと
きは識別手段２１のａ、ｂ信号例れも０のま−となるが
この時は切換許可信号の有無に拘らず目動的に自己系処
理となる。尚ＡＮＩＪ４．ＡＮＩ）５は並列データのビ
ット数に対応する複数のゲート手段こ５ではアンド回路
を備えてＡＮＤ３の出力に従いデータ処理の分担光を選
択切換えるものである。
ｂ信号は０であり自己表示回路２２ａからの１出力によ
りＡＮＤ２で論理積が得られるが切換許可信号がな（Ａ
ＮＤ３の出力は０であり入力データはＡＮＤ５により自
己系処理へ送出される。またデータアドレス識別手段２
１に入力されるデータでａ系、ｂ系の識別が出来ないと
きは識別手段２１のａ、ｂ信号例れも０のま−となるが
この時は切換許可信号の有無に拘らず目動的に自己系処
理となる。尚ＡＮＩＪ４．ＡＮＩ）５は並列データのビ
ット数に対応する複数のゲート手段こ５ではアンド回路
を備えてＡＮＤ３の出力に従いデータ処理の分担光を選
択切換えるものである。
本発明の一実施例では以上のように構成されているので
ＩＴＣ２ａ７たはＩＴＣ２ｂに印加されるデータはその
データアドレスに従って分配さｎ１コマンドの衝突に際
しても特別の処理プログラムを必要とすることなくデー
タ処理の分担配分が容易な分担制御方式が得られる。
ＩＴＣ２ａ７たはＩＴＣ２ｂに印加されるデータはその
データアドレスに従って分配さｎ１コマンドの衝突に際
しても特別の処理プログラムを必要とすることなくデー
タ処理の分担配分が容易な分担制御方式が得られる。
Ｉｇ＋ 発明の詳細
な説明したようｌこ本発明によれば従来の２重制御を行
うデータ処理システムにおける異常時に発生するコマン
ドの衝突は、データ毎にその分担を識別且配分する手段
の機能により解消することが出来る分担制御方式が得ら
れるもので有用である。
うデータ処理システムにおける異常時に発生するコマン
ドの衝突は、データ毎にその分担を識別且配分する手段
の機能により解消することが出来る分担制御方式が得ら
れるもので有用である。
第１図は従来および本発明の一実施例におけるデータ処
理システムの分担制御方式の概念図および第２図は本発
明の一実施例における分担制御方式のブロック図である
。図においてｌａ、ｌｂは中央処理装置（ＣＰＵ）、２
ａ、２ｂは知能化端末制御装置（ＩＴＣ）、３は出刃（
Ｉｌｏ）インタフェース、４゜〜ｎは端末装置（ＴＲＭ
）、２１はデータアドレス識別手段および２２は分担選
択手段である。
理システムの分担制御方式の概念図および第２図は本発
明の一実施例における分担制御方式のブロック図である
。図においてｌａ、ｌｂは中央処理装置（ＣＰＵ）、２
ａ、２ｂは知能化端末制御装置（ＩＴＣ）、３は出刃（
Ｉｌｏ）インタフェース、４゜〜ｎは端末装置（ＴＲＭ
）、２１はデータアドレス識別手段および２２は分担選
択手段である。
Claims (1)
- データを人出力する複数の端末装置および該端末装置の
データを集配信制御する複数のデータ処理機能を備えた
知能化端末制御装置を配しＡ、８２台の中央処理装置に
より２重制御するデータ処理システムにおいて、該知能
化端末制御装置は中央処理装置より受信するデータｌこ
伴うデータアドレスを識別する手段、該識別手段の出力
する識別信号に従い該端末制御装置間におけるデータ処
理分担を選択する手段を具備し、該端末制御装置はデー
タを中央処理装置より受信する都度識別手段をして該デ
ータに伴ろ分担を識別せしめ、選択手段をして識別手段
の職別信号に従い自己処理を含む担当端末制御装置に該
データを分配せしめ、データ分担処理することを特徴と
するデータ処理システムにおける分担制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181146A JPS6073754A (ja) | 1983-09-29 | 1983-09-29 | 分担制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181146A JPS6073754A (ja) | 1983-09-29 | 1983-09-29 | 分担制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6073754A true JPS6073754A (ja) | 1985-04-25 |
Family
ID=16095688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181146A Pending JPS6073754A (ja) | 1983-09-29 | 1983-09-29 | 分担制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6073754A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5237742A (en) * | 1975-09-19 | 1977-03-23 | Fujitsu Ltd | Composite computer system |
-
1983
- 1983-09-29 JP JP58181146A patent/JPS6073754A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5237742A (en) * | 1975-09-19 | 1977-03-23 | Fujitsu Ltd | Composite computer system |
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